![](https://img-blog.csdnimg.cn/20201014180756927.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
ADC
文章平均质量分 64
进击的阿日比
这个作者很懒,什么都没留下…
展开
-
ADC JESD使用配置流程
题记随着近年来ADC的采样率越来越高、通道数不断增加,越来越多的ADC都采用JESD接口输出数据,本文主要讲解了JESD在实际配置过程中的关键要点。JESD时钟间的关系JESD好多时钟,这些时钟一般都是有外部的时钟芯片提供给ADC和FPGA,提供给ADC的时钟提供给ADC的有两个时钟:采样时钟DCLK和参考时钟SYSREF。采样时钟DCLK不管ADC的输出是不是JESD接口,都要用,是ADC的主时钟;参考时钟SYSREF是JESD接口特有的时钟,用于数据同步。提供给FPGA的时钟提原创 2021-03-06 16:07:30 · 2898 阅读 · 1 评论 -
ADC交流耦合——调试中的那些坑
题记AD9250是ADI的一款2通道、250MSps的ADC,勉强算是高速ADC吧。这个ADC使用的是JESD接口,两个采集通道分别对应两条JESD的lane,芯片内部也支持lane的交换,十分灵活。ADI的ADC都有一个快速配置,相较于TI的ADC,ADI的配置极为方便,很多情况下只需要配置5个以内的寄存器即可完成ADC的正常链接。AD9250也是同样,但是配置时配置完了,读出的数据就一直不对。。。AD9250的配置AD9250的配置寄存器map和其他ADI的芯片类似,配置流程也都是复位、快速配原创 2021-03-06 15:38:38 · 1651 阅读 · 2 评论 -
JESD调试中某一条lane出错,其余lane正确的问题
ADI生产的ADC会有很多测试模式,并且有比较简单的快速配置寄存器。一般上手的时候,只需要按照快速配置寄存器设置响应的L/M/K/F/S,然后注意一下是否打开扰码scrambling 模式,就可以正常使用了。然后通过配置递增码判断输出的数据顺序,即可完成ADC的数据获取。但是笔者在调试AD9234的时候,由于原理图绘制失误,导致ADC输出的SERDOUT3的P/N反向连接值FPGA GTP Bank。下面是遇到的问题,以及解决方法1 问题发现——链路正常link,但GT3通道递增码有误如fig1所原创 2021-01-16 00:41:29 · 1883 阅读 · 4 评论 -
ADC测试方法——IEEE1241-2010
ADC测试方法——IEEE1241-2010ADC测试一般均以IEEE 1241标准IEEE手册中给了很详细的描述,但是实在太长。大致讲的就是要用相干采样,至于原因以及做法,可以参考下面这个链接,Maxim给出的说明。链接:https://www.maximintegrated.com/en/design/technical-documents/app-notes/3/3190.html在这个文章中直接给了一个测试用的,输入信号频率的计算excel表格,使用这个表格可以很简单的进行标准的测试。ni原创 2021-01-13 23:45:50 · 2695 阅读 · 0 评论