ADC JESD使用配置流程

题记

随着近年来ADC的采样率越来越高、通道数不断增加，越来越多的ADC都采用JESD接口输出数据，本文主要讲解了JESD在实际配置过程中的关键要点。

JESD时钟间的关系

JESD好多时钟，这些时钟一般都是有外部的时钟芯片提供给ADC和FPGA，

1. 提供给ADC的时钟

   提供给ADC的有两个时钟：采样时钟DCLK和参考时钟SYSREF。
   采样时钟DCLK不管ADC的输出是不是JESD接口，都要用，是ADC的主时钟；
   参考时钟SYSREF是JESD接口特有的时钟，用于数据同步。

2. 提供给FPGA的时钟
   提供给FPGA的时钟有三个：GTBank的参考时钟、JESD的Device clock和JESD的参考时钟SYSREF。
   a.GTBank的参考时钟是用于GTBank的数据恢复，JESD IP核的参考时钟；
   b.JESD的Device clock是用于接收JESD链路数据的接收端设备时钟；
   c.参考时钟SYSREF是JESD接口特有的时钟，用于数据同步。

这些时钟的关系，如下所示：
1.DCLK由ADC的采样率决定；
2.FPGA端Device clock由ADC输出JESD单lane的线速率lane_rate决定，Device clock=lane_rate/40
3.给FPGA和ADC的参考时钟SYSREF频率相同，要同源，频率由多帧时钟决定（见注释）；
4.GTBank的参考时钟根据FPGA内IP核的设置决定，与其他几个时钟不相关。<