qq_33759946的博客

1 DUV(待验证设计)和TB(Testbench：sv验证平台)采沿问题  在TB运行中，采沿问题的核心是TB发出的激励与DUV看到的激励不是完全相同的，造成该现象的原因是IF(interface：接口)内部的输入输出延时。                                        问题核心                                     ...

本方法的起点是已有git服务器。1. 进入到git服务器目录下(通过ssh)，创建目录dir_tmp，然后进入该目录写，执行git init --bare命令创建新的空仓库（empty repository）；2. 进入自己任选的工作目录下，执行git clone AAA@192.168.10.201:~/dir_tmp将git服务器下创建的空仓库git 复制到当前工作目录下(用ls命令查...

没有完全弄清，记下一些疑惑如下：0， setup与violation理解：  T0 时刻，数据从D 1的C端入、Q端出、穿过logic到达D2的D端，到达时间记作T0'；此后数据在D2的D端保持稳定，直到下一时钟，即T1时刻到来； T1时刻后，来自D1的新数据经过C端入、Q端出、穿过logic到达D2的D端，到达时间记作T1'；从T1时刻到下一周期T2时刻到来，只会变化这一次； T...

K0：常见Vivado Constraints 问题索引 https://www.xilinx.com/support/answers/69583.htmlK1：FPGA差分信号缓冲的转换（IBUFDS、IBUFGDS和OBUFDS） https://blog.csdn.net/github_33678609/article/details/53789063?utm_source=b...