systemverilog 知识点总结

最新推荐文章于 2024-07-13 15:58:09 发布
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分类专栏： 知识拾遗
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DUV(待验证设计)和TB(Testbench：sv验证平台)采沿问题

  • 问题分析

  在TB运行中，采沿问题的核心是TB发出的激励与DUV看到的激励不是完全相同的，造成该现象的原因是IF(interface：接口)内部的输入输出延时。

                                        问题示意图                                                                       信号时序图( 输入延时#1，输出延时#0)          

从波形图中可以可以得到如下结论：

DUV的原始输出是grant，而IF和TB看到的是经过输入延时后的grant’。

TB的原始输出是request，而DUV看到的是经过输出延时后的request

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