Quartus
星空之火
FPGA 图像算法工程师
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Quartus II 生成IP核时卡住的解决方法
已经尝试:非常好用原文链接:https://jingyan.baidu.com/album/5553fa8297b06965a23934d6.html?picindex=8个文件的百度网盘链接:https://pan.baidu.com/s/1vzao2uamksDep8rwRjD8OA...转载 2019-12-31 10:05:44 · 4355 阅读 · 17 评论 -
Failed to open readmem file "C:/Users/USER/Desktop/altet_fir/din.txt" in read mode.
错误原因:路径写错,由于自己的粗心原创 2019-12-28 21:35:22 · 1956 阅读 · 0 评论 -
状态机问题
这个问题,卡了自己很久。最后发现状态机的时钟有问题。也是自己没有理解好状态机。原创 2019-12-18 21:47:23 · 163 阅读 · 0 评论 -
Quartus中常见错误
led【8:15】 应该是led【15:8】两个模块交互时,一定要注意顶层模块变量的定义,千万别忘记,系统不会报错,有点坑人原创 2019-11-01 22:21:37 · 1449 阅读 · 0 评论 -
quartus PLL产生
在ipcore文件夹下可以看到ip核文件在程序中进行例化//PLL,倍频,下面c0是100M,c1是200Mwire clk_100M; //PLL产生出来的100M时钟信号wire clk_200M; //PLL产生出来的200M时钟信号wire rst_n; //复位信号wire locked...原创 2019-08-21 22:39:57 · 1519 阅读 · 1 评论 -
生成IP核时卡住的解决方法
之前,自己使用NCOip核时,很正常的使用。但是突然过了两天,quartus就无法生成ip核了。我自己当时也不明白,就一直尝试,自己的软件又重装一次,也还是不行,进度条卡住不动。后来我就上网开始查:发现其他人也遇到这个问题了:下面是连接https://jingyan.baidu.com/album/5553fa8297b06965a23934d6.html?picindex=8...原创 2019-08-20 21:31:58 · 1374 阅读 · 0 评论 -
Unsupported ModelSim library format for work
这个问题是你之前使用modelsim仿真,现在又使用别的仿真工具仿真造成的。你可能使用的是modelsim-altera。解决办法:1.你只要把之前工程中的simulation文件夹删掉2.再重新编译一下工程,之后会重新生成一个simulation的文件3.之后你再使用quartus+modelsim-altera进行联合仿真,就ok了...原创 2019-08-19 22:22:31 · 6502 阅读 · 1 评论 -
can't generate netlist output files because the file "xxxx" is an OpenCore Plus time-limited file
这个问题是因为没有破解ip核参考链接:https://blog.csdn.net/wangshenzhen123/article/details/44829043这篇博客写的非常清楚。转载 2019-08-19 22:16:24 · 4534 阅读 · 2 评论 -
Signal Tap II使用
1.未使用Signal Tap之前的资源使用使用Signal tap之后,资源使用如何使用SIgnal Tap,双击2.第二个界面,在这里添加自己想要的观察的信号。记得保存文件,在工程目录下面保存完之后,可以在主界面,看到stp文件在下载程序时,要注意给板子上电,否则失败在完成调试之后,可以删除stp文件,操作如下图出现如下界面,千万...原创 2019-07-31 18:43:36 · 1715 阅读 · 0 评论 -
生成jic文件,固化Flash,上电读取
原创 2019-07-30 21:47:19 · 664 阅读 · 0 评论 -
Quartus,新建verilog,编译,下载程序
编译之后:双击下载按钮:原创 2019-07-30 20:45:55 · 2264 阅读 · 0 评论 -
Quartus新建工程
原创 2019-07-30 19:56:33 · 1668 阅读 · 0 评论