在ipcore文件夹下可以看到ip核文件
在程序中进行例化
//PLL,倍频,下面c0是100M,c1是200M
wire clk_100M; //PLL产生出来的100M时钟信号
wire clk_200M; //PLL产生出来的200M时钟信号
wire rst_n; //复位信号
wire locked; //locked信号拉高,锁相环开始稳定输出时钟
//系统复位与锁相环locked相与,作为其它模块的复位信号,PLL稳定了
assign rst_n = sys_rst_n & locked;
pll_ipcore u_pll_ipcore(
.areset (~sys_rst_n),//锁相环高电平复位,所以复位信号取反
.inclk0 (sys_clk),
.c0 (clk_100M),
.c1 (clk_200M),
.locked (locked)
);
如果还是不明白:
可以看看正点原子的FPGA视频,看看pll课程