- 博客(1)
- 收藏
- 关注
原创 VIvado--verilog--避免工程中信号被优化掉
写了一段 Verilog代码后进行综合,在debug的过程中,却找不到需要debug的信号了,查看网表发现没有?这种情况是因为我们的某些中间信号被优化掉了。被优化掉的原因有可能是你这个信号确实对后面的输出没用,我写的这个项目由于还在中间过程,功能还没有完善,所以不想把大量的中间信号作为输出,所以被优化掉了,以至于在debug过程中找不到这些信号。如何解决这个问题呢?方式1在变量定义的时候...
2020-01-19 22:49:48 5113
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人