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RSS订阅转载 [初学Verilog笔记]模块输入输出
一般在模块设计的时候要把握以下的端口类型定义的原则，不然模块是没法用的，在我最开始使用的时候，算法写完了发现定义的变量类型不一致，导致程序算法都得从写，先总结如下的规律：1 输入端口可以由net/register驱动，但输入端口只能是net2：输出端口可以是net/register类型，输出端口只能驱动net3：双向端口输入/输出只能是net类型Verilog 模块模块模块的定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必
2020-05-29 20:16:03
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原创 [初学Verilog笔记]使用assign还是always
一、在语法上（1）assign属于数据流建模，为连续赋值语句。相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，对应的被赋值变量为wire型，只要输入有变化，输出马上有反应。（2）always属于行为级建模，为过程赋值语句。对应的被赋值变量为reg型，一定要有触发，输出才会有反应。二、在应用功能上（1）变量缺省时默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值。（2）reg只能在initial和always中赋值。三、在综合结果
2020-05-29 20:00:01
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空空如也
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