[初学Verilog笔记]使用assign还是always

一、在语法上
（1）assign属于数据流建模，为连续赋值语句。相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，对应的被赋值变量为wire型，只要输入有变化，输出马上有反应。
（2）always属于行为级建模，为过程赋值语句。对应的被赋值变量为reg型，一定要有触发，输出才会有反应。

二、在应用功能上
（1）变量缺省时默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值。
（2）reg只能在initial和always中赋值。

三、在综合结果上
（1） 在连续赋值语句中，wire综合出来就是一条线，相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于wire。
（2）在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。根据触发条件的不同，过程赋值语句可以建模不同的硬件结构：①如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；②如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；③如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。
使用always语句可以构成时序电路，其基础就是时钟和使能两个关键信号。时钟在always模块中不再出现（时钟信号在敏感信号作用下的值一直相等，没有使用在内部的意义，当然可以转化后使用）。而对于使能信号，则是会有一个if判断语句，而且处于第一优先级。这就是异步复位。如果不在敏感列表而处于第一优先级，则是同步复位信号。

四、使用心得
（1）在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。
（2）只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。
（3）连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句。

输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型。用关键词inout声明一个双向端口, inout端口不能声明为reg类型，只能是wire类型；输入和双向端口不能声明为寄存器类型。

在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。

always可以实现两种电路，是不是可以不用assign来实现设计？理论上可以，但是会加大设计的难度。首先要明确的是，always只能对reg变量赋值，这导致wire变量赋值困难。如果没有assign，每个wire变量都要加入一个reg缓冲。可以简单理解：开始时只有always，可以实现基本的功能，然后将其中的组合逻辑提取出来构成assign。同时引入了wire。也就是assign是always的补充（只是方便理解，没有根据）。

always可以实现两种电路，是不是可以不用assign来实现设计？理论上可以，但是会加大设计的难度。首先要明确的是，always只能对reg变量赋值，这导致wire变量赋值困难。如果没有assign，每个wire变量都要加入一个reg缓冲。可以简单理解：开始时只有always，可以实现基本的功能，然后将其中的组合逻辑提取出来构成assign。同时引入了wire。也就是assign是always的补充（只是方便理解，没有根据）。