自定义博客皮肤VIP专享

*博客头图：

格式为PNG、JPG，宽度*高度大于1920*100像素，不超过2MB，主视觉建议放在右侧，请参照线上博客头图

请上传大于1920*100像素的图片！

博客底图：

图片格式为PNG、JPG，不超过1MB，可上下左右平铺至整个背景

栏目图：

图片格式为PNG、JPG，图片宽度*高度为300*38像素，不超过0.5MB

主标题颜色：

RGB颜色，例如：#AFAFAF

Hover：

RGB颜色，例如：#AFAFAF

副标题颜色：

RGB颜色，例如：#AFAFAF

预览 取消 提交

自定义博客皮肤

-+
上一步保存

qq_34839501的博客

  • 博客(12)
  • 收藏
  • 关注
排序：
按最后发布时间
按访问量
RSS订阅

原创 FPGA开发学习记录：自动化文件添加与移除脚本

本文介绍了基于Tcl脚本的Vivado工程文件管理方案，设计了添加/移除文件的自动化脚本系统，包含脚本和对应的文件列表。脚本功能包括：1)自动分类处理Verilog/VHDL/XDC等文件；2)按设计/仿真/约束分组管理；3)支持相对路径转换和重复检查；4)提供详细的执行日志。文件列表支持注释和空行，使用GB2312编码。该方案通过Vivado的Run Tcl Script功能调用，实现了工程文件的批量添加和移除，提高了FPGA开发效率。

2026-04-15 08:41:33 201

原创 FPGA开发学习记录之位宽转换模块

摘要：Verilog 位宽转换 参数化设计。

2025-05-23 20:30:00 502

原创 使用JTAG to AXI Master IP核在线调试示例

JTAG to AXI Master IP核 在线调试

2025-03-22 09:00:00 1143

原创 记一次vivado在同一个工程中例化两个DDR3 IP的冲突解决

两个DDR3 IP的冲突，XADC

2024-01-25 19:56:38 1914 2

原创 基于Spinal HDL的RGB，YUV格式转换Verilog生成与仿真

Spinal HDL，RGB， YUV，Verilog，仿真。

2023-09-29 10:00:00 749 4

原创 Verilog编写参数化RAM

vivado，verilog、参数化位宽、简单单口RAM、简单双口RAM、真双端口RAM。

2023-09-16 21:40:05 1721 1

原创 Verilog时序优化之Skip_Buffer（valid、ready寄存器打拍）

Verilog 时序优化 Skip_Buffer valid和ready寄存器打拍握手

2023-06-10 12:00:00 1257

原创 解决vivado抓取ila信号名错乱问题

vivado ila 信号名错乱

2023-05-30 21:18:43 5060 1

原创 Octave/Matlab绘制三角函数及其傅里叶变换

Octave Matlab 三角函数 傅里叶变换

2023-05-26 19:29:49 1317

原创 Verilog位宽转换器参数化设计

Verilog 位宽转换 参数化设计

2023-05-15 20:05:33 2937 1

原创 Verilog数据选择器参数化设计

Verilog 数据选择器 参数化

2023-05-15 20:04:03 1586 3

原创 使用Vivado对自定义模块优雅的添加XDC约束

使用Vivado软件为自定义模块优雅的添加xdc约束

2023-05-11 20:35:22 2238 5

空空如也

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

提示
确定要删除当前文章？
取消 删除