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FPGA实验
文章平均质量分 92
以具体的要求为切入点,锻炼FPGA代码的逻辑书写能力和语法语句的掌握能力
吾引先森
专注FPGA领域的学习,生命不止,奋斗不息。
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几个常见的FPGA问题之序列发生器、编码器、D触发器
FPGA(现场可编程门阵列)是一种灵活的硬件平台,它允许设计者根据需要实现数字逻辑电路。**本文讲述几个FPGA常见的问题——序列发生器、编码器、D触发器,以及将对应的FPGA工程附在最后**。在FPGA设计中,序列发生器、编码器和D触发器是三种常见的基本构件,它们各自有不同的用途和可能遇到的问题。原创 2024-06-25 09:54:40 · 1228 阅读 · 0 评论 -
几个常见的FPGA问题之全加器
然后在vivado中选择 add source,增加主工程full_adder_8.v文件,并编写代码,调用full_adder IP实现8位全加器功能,最后在vivado中选择 add source 中增加 tb文件,仿真测试8位全加器功能是否正常。在这个代码中,我们定义了一个新的模块full_adder_8,它接受两个8位宽的输入 a 和 b ,以及一个单比特的进位输入 cin。adder 是生成的块名, i 是循环变量,用于索引当前的全加器实例。请根据真值表,通过卡诺图化简得到全加器的逻辑表达式;原创 2024-06-03 23:30:09 · 522 阅读 · 0 评论 -
关于FPGA如何快速生成模块的例化模板(实用)
vivado的例化模板在生成IP中自动生成,如下,在工程source中找到所要例化的IP,红色框中的.veo文件中即是该IP的verilog 例化模板,而红色框上面的.vho文件中即是该IP的vhdl例化模板。此时,如果子模块的输入输出接口比较多的时候,手动去巧例化的模板就是一件非常枯燥乏味浪费时间的事情,本文,在结合平时做项目中的经验,对快速生成模块的例化模板作了一个总结,望能对各位实操应用中有所帮助。a) 选择如下第一个红框中的+,选择自己设计模块的路径,然后再选择ok,即可将模块添加到当前的工程中。原创 2023-03-31 22:29:51 · 5298 阅读 · 9 评论 -
使用Moore状态机和Mealy状态机设计序列检测器 II
Mealy型的输出跟当前的状态以及当前的输入是有关,所以可以在当前输入有变化时候,直接作用于状态机的输出;而Moore型与当前输入无关,当前输入变化的时候需要等到时钟的同步才能作用于状态机的输出,因此Moore型状态机比Mealy状态机延迟一个Clk,这是Mealy状态机和Moore状态机的区别,本文采用了Mealy型的状态机去设计序列检测器,采用Moorly型状态机的设计在后文《使用Moore状态机和Mealy状态机设计序列检测器 I 》原创 2023-02-17 12:00:00 · 325 阅读 · 0 评论 -
使用Moore状态机和Mealy状态机设计序列检测器 I
有限状态机(FSM)是时序电路设计中经常用到的一种方式,尤其适用于设计数字系统的控制模块,其配合Verilog的case语句尅很好的描述基于状态机的设计。根据输出信号的产生方法的不同,可以将状态机分为 Mealy型和Moore型。简单的来说,Mealy型的输出跟当前的状态以及当前的输入是有关的,而Moore型的输出只跟当前的状态有关系。即 当Moore型的状态机输入有变化时,需要等到时钟的到来,才会使Moore型状态机的输出变化,依赖于时钟的同步。原创 2023-02-16 16:37:25 · 846 阅读 · 0 评论