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Robei
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Fpga 中快速设计ALU
ALU(算数逻辑单元)是 CPU 的基本组成部分。设计要求掌握算术逻辑运算加、减操作原理,验证运算器的组合功能。ALU 的基本结构如图。我们所设计的 ALU 要实现最基本的加减运算,与或非和异或等功能。原创 2020-05-27 16:24:39 · 1193 阅读 · 0 评论 -
FPGA 带符号位小数的加法设计
FPGA 带符号位小数的加法设计介绍:设计一个带符号位的小数加法器,该加数和被加数的总位数为 32 位,其中小数 15 位,整数占 16 位,剩下一位符号位。设计该加法器模块以及设计 testbench,最后在 Robei 可视化仿真软件进行功能实现和仿真验证。设计原理输入数据的最高位是符号位,其余的位数是数值位。首先通过比较两个输入数据的符号位判断输出数据的符号位:比如输入都是正数则结果一定是正数,输入都是负数则结果一定是负数,输入一正一负的话则比较两个数据的数值大小进行判定。然后对两个数据的数值原创 2020-05-26 11:57:43 · 590 阅读 · 0 评论 -
快速学会FPGA的首选EDA工具介绍
想要快速上手FPGA,首选需要一款合适的工具。Robei 是一款可视化的跨平台 EDA 设计工具,提供了超级简化的设计流程,最新可视化的分层设计理念,透明的模型库以及非常友好的用户界面。Robei 软件将芯片设计高度抽象化,并精简到三个基本元素,掌握这三个基本元素,就能很快地掌握 Robei 的使用技巧。该软件将先进的图形化与代码设计相融合,让框图与代码设计优势互补,弱势相互抵消。它不仅具备传统设计工具的代码编写、编译、仿真功能,而且还增加了可视化和模块化的设计理念,具有模块设计透明化,方便模块重新利原创 2020-05-26 10:51:38 · 756 阅读 · 0 评论 -
解读 8 位移位寄存器的设计
快速简单的设计一个移位寄存器,采用代码和框图的模式,输入核心代码,接口等自动生成代码,以及板级验证原创 2020-05-22 19:05:06 · 8404 阅读 · 0 评论 -
Verilog 语言基础
想要很详细的理解Verilog语言基础,建议先下载Robei软件,这样可以很形象化的把语句理解透彻。1 Verilog 基础1.1. 数据(1)电路四种状态Verilog 用 4 个值来实现电平描述:0,1,Z 和 X。 (2)数值表示方法:位数+’+进制+值。(3)数据类型硬件的数据类型描述以驱动的方式来分类,常用的有两种:reg 和 wire。1.2. 运算符(1)逻辑运算符(2)算术运算符(3)比较运算符1.3. 结构声明由于 Robei 的存在,以下部分代码可以不原创 2020-05-22 11:59:58 · 1012 阅读 · 0 评论 -
编译码器设计
通过设计简单的编译码器实现对数据的转换。常见的编码方式有格雷码,BCD 码和 8-3线编码器,16-4 线编码器等。本次设计以 8-3 线优先编码和 3-8 线译码器作为例子,进行数据的编译码设计。先来理理设计原理优先编码器是将多个二进制输入压缩成更少数目输出的电路算法。优先编码器常用于处理最高优先级请求时控制中断请求。8-3 线编码器是将输入为 8 比特的数据以 3 比特的方式描述出来。8 根输入线路中每次只有一个线路为高电平,其余为低电平。相反,3-8 译码器是用 8 根线对输入的 3 根线数据进转载 2020-05-22 13:53:20 · 1347 阅读 · 0 评论