FPGA 带符号位小数的加法设计

FPGA 带符号位小数的加法设计

介绍:

设计一个带符号位的小数加法器，该加数和被加数的总位数为 32 位，其中小数 15 位，整数占 16 位，剩下一位符号位。设计该加法器模块以及设计 testbench，最后在 Robei 可视化仿真软件进行功能实现和仿真验证。

设计原理
输入数据的最高位是符号位，其余的位数是数值位。首先通过比较两个输入数据的符号位判断输出数据的符号位：比如输入都是正数则结果一定是正数，输入都是负数则结果一定是负数，输入一正一负的话则比较两个数据的数值大小进行判定。然后对两个数据的数值位进行计算，得到输出数据的数值位，最后给输出数据添加符号位完成全部运算。模型格式：

sum = addend + addend

输入格式：
|1| <- N-Q-1 bits -> | <--- Q bits --> |
|S