verilog中$signde、$unsigned的使用
1、verilog里如果有符号数和无符号数做运算,会强制当作无符号运算这就涉及verilog处理运算时的法则:例如 c = a + b; 其中a和b都是四位数,c是五位。在计算时,verilog会将a和b都扩展到5位,然后再做加法,而如果a和b中有无符号数,则位宽扩展就按照无符号数来,也就是高位补0。所以如果a和b中既有无符号又有有符号,结果就不正确了。解决方法是用$signed()来修饰:c = a + $signed(b)这样在c = a + b,这个运算开始的扩位就会按照有符号数的方式进行扩位.
原创
2022-03-23 12:31:34 ·
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