verilog中$signde、$unsigned的使用

2021.12.15

1、verilog里如果有符号数和无符号数做运算，会强制当作无符号运算
这就涉及verilog处理运算时的法则：
例如 c = a + b; 其中a和b都是四位数，c是五位。在计算时，verilog会将a和b都扩展到5位，然后再做加法，而如果a和b中有无符号数，则位宽扩展就按照无符号数来，也就是高位补0。所以如果a和b中既有无符号又有有符号，结果就不正确了。
解决方法是用 $signed（）来修饰：c = a + $signed(b)这样在c = a + b，这个运算开始的扩位就会按照有符号数的方式进行扩位，在高位补符号位，加法得出的结果就是a、b视为有符号数的结果。

2、在Verilog语言中，有符号数signed以2进制补码形式表示。

2022.03.23

2、在Verilog语言中，有符号数signed以2进制补码形式表示。（但signed（）括号里需要已经是补码，signed只起到扩充符号位的作用，不实现原码转补码）

4、"-"使用：

①使用负号似乎可以使得在位宽范围内正数的原码换算成补码：如下图8'h12和8'h48都能计算正确。