EDA
文章平均质量分 92
紫色银杏树
这个作者很懒,什么都没留下…
展开
-
VDHL-双边沿计数器
题目描述(1)完成一个0~15之间循环计数的计数器,能在时钟信号的上升沿和下降沿都实现计数值的加1动作。(2)完成一个0~8之间循环计数的计数器,能在时钟信号的上升沿和下降沿都实现计数值的加1动作。(3)在(2)的基础上,产生进位信号。代码实现第一题LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNE...原创 2019-05-24 17:35:12 · 1527 阅读 · 0 评论 -
VHDL分频
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is port(n: in std_logic_vector(7 downto 0); clk: in std_logic; clkout: out std_logic);end div;architectu...原创 2019-05-26 17:52:39 · 5432 阅读 · 0 评论 -
VHDL如何编写代码消除竞争与冒险(毛刺)
文章目录题目描述产生毛刺的程序竞争与冒险发生的原因修改程序,消除毛刺。题目描述编写一个十进制加法器,为上升沿触发一次加法,输出每五次翻转一次方向。产生毛刺的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fractional_frequency IS PORT( ...原创 2019-05-18 17:42:04 · 2553 阅读 · 0 评论 -
用VHDL编写数字时钟
数字时钟系统实现目标:实现显示“时-分-秒”、整点报时、小时和分钟可调等基本功能。电子钟的工作应该是在1Hz 信号的驱动下进行,这样每来一个该时钟信号,秒增加1 秒,当秒从59 秒跳转到00秒时,分钟增加1 分,同时当分钟从59 分跳转到00 分时,小时增加1 小时,但是需要注意的是,小时的范围是从0~23 时。数字时钟系统要求:在一个50MHZ系统时钟的驱动下完成整个电路的输出,电路要能正...原创 2019-07-09 14:32:10 · 12633 阅读 · 11 评论