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SystemVerilog
SV语言介绍及代码分享
qq_37573794
这个作者很懒,什么都没留下…
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Interface中input delay&output delay
clocking block中input delay及output delay的作用原创 2022-11-22 07:22:00 · 801 阅读 · 1 评论 -
SV练习(1)
条件要求如下:给定俩信号a和b检查在a的上升沿10ns内必须监测到b的上升沿,否则报错a\b为完全异步信号不使用assert判断while(1) begin @(posedge sig_a); fork begin fork begin #10ns; $display("sig check error!"); end begin @(posedge sig_b); $display("sig check pass!"原创 2021-05-31 10:39:40 · 609 阅读 · 0 评论 -
SV练习(2)
根据如下代码,判断最终打印结果program t_test; class Thing; logic [3:0] data; endclass Thing t1,t2,t3; initial begin t1 = new(); t1.data = 3; t2 = new(); t2.data = 4; t2 = t1; t3 = new t2; t2.data = 8; $display(t1.data,t3.data); endendprogram原创 2021-12-02 00:05:35 · 357 阅读 · 0 评论 -
SV中virtual作用
1、virtual的作用关于多态的含义不再做说明,直接来看virtual使用的不同点代码1如下,不使用virtualclass father; function display(); $display("This is Father!!); endfunctionendclassclass son extends father; function display(); $display("This is Son!!"); endfunctionendclassmodul原创 2021-06-30 21:07:28 · 4327 阅读 · 1 评论 -
SV中local vs protected
区别local — 限制只在本class中使用,子类以及外部类中不可调用protected — 限制只在本class以及子类中使用,外部类不可调用举例protected democlass father_protected; protected logic [7:0] sig_prote = 'haa; function display(); $display("father_protected sig_prote = 0x%0h",sig_prote); endfunc.原创 2021-06-03 17:49:39 · 2368 阅读 · 2 评论