FPGA_PLL锁相环简介

最新推荐文章于 2023-12-11 16:32:09 发布
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分类专栏： FPGA 文章标签： FPGA PLL
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什么是PLL

…PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来

1组成部分

…PLL由以下几部分组成：前置分频计数器（N计数器）、相位-频率检测器（PFD，PhaseFrequency Detector）电路，电荷泵（Charge Pump）、环路滤波器（Loop Filter）、压控振荡器（VCO，Voltage Controlled Oscillator）、反馈乘法器计数器（M计数器）和后置分频计数器（K和V计数器）。

2工作原理

…在工作时，PFD检测其参考频率（FREF）和反馈信号（Feedback）之间的相位差和频率差，控制电荷泵和环路滤波器将相位差转换为控制电压；VCO根据不同的控制电压产生不同的震荡频率，从而影响Feedback信号的相位和频率。在FREF和Feedback信号具有相同的相位和频率之后，就认为PLL处于锁相的状态。
在反馈路径中插入M计数器会使VCO的震荡频率是FREF信号频率的M倍，FREF信号等于输入时钟（FIN）除以预缩放计数器（N）。参考频率用以下方程描述：FREF= FIN/N，VCO输出频率为FVCO= FINM/N，PLL的输出频率为FOUT=（FINM）/（N*K）。

这是第一次写博客哈哈

小虫飞飞123
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FPGA锁相环PLL是干嘛用的
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FPGA锁相环（PLL）是一种电路，用于将输入时钟信号转换为具有所需特性的输出时钟信号。它可以用于时钟信号的频率合成，时钟信号的延迟控制，时钟信号的相位对齐等。FPGA锁相环通常由相位比较器、低通滤波器、电压控制振荡器（VCO）和分频器组成。相位比较器用于比较输入时钟信号和反馈时钟信号的相位差，低通滤波器用于滤除相位比较器输出的高频噪声，VCO用于产生输出时钟信号，分频器用于将VCO输出的时钟信号分频后反馈给相位比较器。通过调整VCO的控制电压，可以控制输出时钟信号的频率和相位。 以下是一个简单的FPGA锁相环的Verilog代码示例： ```verilog module pll ( input clk_in, output reg clk_out ); reg [7:0] counter; reg locked; always @(posedge clk_in) begin if (locked) begin counter <= counter + 1; if (counter == 8'hFF) begin counter <= 0; clk_out <= ~clk_out; end end else begin counter <= 0; clk_out <= 0; end end always @(posedge clk_out) begin locked <= 1; end endmodule ``` 该代码实现了一个简单的FPGA锁相环，输入时钟信号为`clk_in`，输出时钟信号为`clk_out`。在锁相环锁定之前，输出时钟信号为低电平；在锁相环锁定之后，输出时钟信号的频率为输入时钟信号的8倍，相位与输入时钟信号对齐。

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