qq_38156104的博客

乒乓操作” 是一个常常应用于数据流控制的设计思想， 典型的乒乓操作方法如下图 所示：​其中，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。

FPGA中时钟管理模块（CMT）包括PLL和MMCM，用于将时钟倍频(比如输入时钟25M，我们要产生50M时钟)、分频(在不影响系统功能的前提下，较低的工作时钟，能够降低系统功耗)、改变相位偏移或占空比等。当需要上板时，由于板上晶振时钟固定，所以其他频率的时钟产生就要用到PLL或者MMCM。两者类似，MMCM可以完成PLL的所有功能外加一些高级功能。

本文主要参考资料xilinx手册，《一、原语使用说明IBUFDS是一个支持低压差分信号的输入缓冲器，用于接收差分信号对（如LVDS），并将其转换为单端信号输出。它可以用于时钟信号、数据总线信号等。差分输入：IBUFDS 接受两个差分信号（差分信号正输入I和差分信号负输入IB）作为输入，并将其转换为单端输出（单端输出信号O）。端口示意图如下：逻辑表和端口描述：I: 差分信号的正输入；IB: 差分信号的负输入；O: 单端输出信号。

整合了几篇文章DMA=Direct Memory Access这是一种通过硬件实现的数据传输机制。简单的说，就是不在CPU的参与下完成数据的传输。DMA是一种硬件设备。这种设备的工作原理是这样的：——首先CPU告诉DMA设备，要有一堆数据需要传输，为了效率而请它出马。（DMA请求）——DMA收到CPU的消息，开始准备。此时CPU把数据源地址、数据目标地址、传输数据量、传输模式等等参数告诉它。（DMA初始化）——DMA初始化完，向CPU发送消息“借你的总线用一用，我要开始传输数据了！”（总.

module IF( input clk, input nrst, input stall, input br_en, input [31:0 ] br_addr, output [31:0] PC, output [31:0] ins_out ); reg CEN = 1'b0; reg WEN = 1'b1; reg BWEN = 32'h0; reg [31:0] D = 32'h0; .

module general_purpose_register( input clk, input nrst, input stall, input ren, input [4:0] radd1, input [4:0] radd2, input wen, input [4:0] wadd, input [31:0] wdata, output reg [31:0] rs1, output reg [31:0] r...

代码写的真好，转载以作记录和学习。代码 ：module ALU( input [3:0] op, input [31:0] rs1, input [31:0] rs2, input [19:0] imm, output [31:0] rd, output overflow ); wire [31:0]out1;wire [31:0]out2;wire [31:0]out3;wire [31:0]out4;wir..

设计目标：设计一个低通滤波器，可以从1KHZ、3KHZ、4KHZ的叠加信号中，滤除掉3KHZ及以上的信号。二、功能设计1.总体架构：图1 功能设计的总体架构总结一下，即：首先由MATLAB生成一个由三个正弦波叠加的待滤波信号，三个正弦波的频率分别是1KHZ，3KHZ，4KHZ。然后将待滤波信号送入Vivado，用Verilog编写的FIR滤波器进行仿真，观察滤波后的波形。再利用MATLAB里面的conv函数将滤波器系数和待滤波信号卷积并观察滤波后的波形图。将Viva..