CPU设计六日行——第一日

第一步：安装quartus的软件（没有开发调试板，因此做到仿真程度即可），配置好环境后通过一个简单的例子进行测试。

一、软件链接下载与安装

链接: https://pan.baidu.com/s/1SVXL9r2xVHG7T3F2NnvxoA   提取码: pq74

解压后点击.bat文件就可以进行安装了。正常勾选选项一直点next选项就行。（注意下文件的保存路径日后方便看文件内容。）

此处有个没有勾选，日后有问题出现，此处的是否应该勾选可以作为一个判断依据。

2、安装过程中出现该命令警示，也不知道具体原因，选择了ignore可以继续安装。

不过上面的操作步骤害我配环境失败了，如果要重新安装，记得卸掉所有文件，重启电脑然后再按下面步骤进行（以防出现云盘下载了，系统盘文件没有出现的情况）。

接下来是改正后的安装过程（仅我个人Win10系统，不知其他人是否相同情况）

1、根据上面发的链接和提取码保存压缩文件到指定目录中（最好是放到一个起码还有20G内存的盘里）

2、解压文件到同一目录中（解压后压缩文件删不删无所谓）

3、安装（理论上可以直接点击setup.dat这个批处理文件），也可以点击components——QuartusLiteSetup-18.1.0.625-windows.exe这个文件（我最后是点的这个进行的安装）

4、在安装向导中还有一个规定保存路径的地方，一定要把其路径与解压的文件放在一个根目录里。（我之前一直不是在同一目录，百度也找不到解决办法，最后看着错误提示，自己把其弄到一个目录试试才成功）

5、安装成功后桌面出现这个图标，环境基本上就配好了。

二、软件简单介绍

Intel（R）Quartus（R）Prime设计软件（包括

1、Intel（R）FPGA IP库和Intel（R）Nios（R）II嵌入式设计套件）

2、ModelSim（*）-Intel（R）FPGA版本仿真工具

3、Intel（R）FPGA SoC嵌入式开发套件（专业版和标准版）

4、英特尔（R）FPGA的DSP Builder

5、用于OpenCL（TM）的Intel（R）FPGA SDK）

三、测试

1、软件使用

1.1、新建

此处测试用的是VHDL语言，日后cpu的设计可能会用verilog语言

1.2、编写代码

先保存文件，此时会让你新建工程等提示，直接都选默认选项就行，创建工程保存路径时注意要用英文名命名。

下面是我用来随意测试找的代码可以copy（我的文件命名为ceshi1，所以vhdl1相应改为ceshi1）

entity Vhdl1 is
port (a,b,s:in BIT;y:out BIT);
end entity Vhdl1;

architecture one of Vhdl1 is
	begin
	process (a,b,s)
begin
	if s='0' then y<=a;else y<=b;
end if;
	end process;
end；

1.3、编译运行

点击“三角”（右上角）运行，查看左下角五个进度全为100%后编译成功。接下来就可以进行仿真了。

2、仿真

2.1、新建

2.2、插入（点击Insert后再点击Node Finder）

2.3、插入节点（点击List——点击“>>”——再点两次“ok”）结束

2.4、利用工具调节测试数据（简要介绍：鼠标左键按住框选，然后即可对选中的时区进行赋值，另外用“钟”可以设置正弦波，ctrl+鼠标滑轮可以变大小方便小区域的赋值。这三点暂时后面调节数据可能有用），调试好后运行（点击）

2.5、仿真结果

注：刚开始我运行时报错的，出现如下情况：

解决办法：（VHDL改为Verilog）