暮雨中的坚果的博客

成功非一朝一夕所能铸成，学习永无止境，致力于学习更多的知识，涉及FPGA、stm32嵌入式、模拟IC以及各种编程语言的学习（包括python、C语言、matlab）

原创【杭州打工仔】

今天是上班的第二天，也是第一份工作的第二天，比较空，公司安排了培训课程（包括橙色起点培训和技能培训），后面还会有课程作业和考核。刚进来还不熟，有些事情还不知道如何做，项目目前以自己的能力还是接触不到的（至少得培训了以后才有能力跟吧），目前就是赶紧把培训课程看完，然后加强技能的学习，努力适应公司环境吧。

2023-06-26 12:59:58 190

原创我的创作纪念日

要说到成就的话，可能就是我写的一些科研代码，每一个代码都是一篇SCI文章，在发表了以后，我都会将原始代码上传至博客资源中，供大家分享学习，同时也能由微薄的收入，这也是尊重个人的知识产权，下载量还行，说明对大家还是很有用的。在未来的日子了，我会一如既往的坚持创作，力争将最优的资源分享给大家，在提高自己的同时，也能分享给大家，一起学习和提高。

2023-05-18 10:19:20 174

那么char，short，int，long，long long分别占用了8，16，32，32，64。char，short，int，long，long long分别占用了1，2，4，4，8个字节。char，short，int，long，long long分别占用了1，2，4，4，8个字节。三位二进制组成的数据类型，可以表达2的3次方也就是8个数值。两种状态，一个字节有8个晶体管，因此一个字节可以拥有2的八次方个不同的状态。而如今，即使存储资源已经较为丰富了，但是大部分的强类型语言，都延续了这个传统。

2023-04-14 20:27:50 528

原创【C语言学习3——基本的C语言语法知识2】

那么，像2，3，这种数值，需不需要声明呢？不需要，他们是常量，无法被更改。并且一旦被写出来，就已经知道它们是整型int类型的常量了。同样的，字符串字面常量也不需要被声明，例如：“Hello World\n”。被双引号包裹的，我们认为它是一个字符串，以区别于数值。变量我们可以通过赋值来更改，常量不能更改，所以你不能对它进行赋值。2 = 3;// 错误// 错误。

2023-04-13 21:13:47 621

原创【C语言学习3——基本的C语言语法知识1】

我们先谈谈什么是函数？在大家的认知里面，函数是数学领域的一个名词，它可能是如下图所示：但是，这只是数学领域中的函数，与编程语言中的函数完全不同。1. 开始执行时，函数可以被输入一些值2. 执行过程中，函数可以做一些事情3. 执行完成后，函数可以返回一些值4.让我们看看我们的这个主函数，在这3个特性上，分别做了什么。1. 主函数什么都没有输入5. 主函数打印了一行字到屏幕上6. 主函数返回了0。

2023-04-13 21:13:22 850

原创【C语言学习2——第一个C语言程序】

接下来，我们一起在Visual Studio中编写并运行，属于你的第一个C语言程序——Hello World。一般来说，Visual Studio会为新项目创建默认的示例文件，我们需要删除这些的示例文件，并创建我们。程序员之间有一个约定俗成的习惯，我们在学习任何编程语言时，所写的第一个程序，就是在显示屏上。第三，给项目命名，然后指定项目位置（这里可以随意选择，放到你觉得合适的地方），最后点击创建。编写了如上的程序后，我们可以试着编译一下。其实，先让我们回顾一下C语言的历史，就可以了解到这个习惯的出处。

2023-04-12 19:51:32 647 1

原创 C语言学习1--------Visual Studio集成开发环境的搭建

这里的安装位置没有特殊需求，如果有不正确的地方，安装器会提示你的。根据提示更正即可。其他的选项都可以用默认的，完成这两步就可以点击右下角的安装了。安装过程根据你的网速可能需要一点时间，这时候可以喝杯水休息一下，等待安装完成。

2023-04-12 19:27:41 930

原创【Verilog数字系统设计（夏雨闻）6-------模块的结构、数据类型、变量和基本运算符号2】

Verilog HDL中总共有19种数据类型。数据类型是用来表示数字电路硬件中的数据储存和传送元素的。先介绍4个最基本的数据类型，它们是：reg型、wire型、integer型和parameter型其他数据类型包括：large型、medium型、scalared型、time型、small型、tri型、trio型、tril型、triand型、trior型、 trireg型、vectored型、wand型和wor型。这14种数据类型除time型外都与基本逻辑单元建库有关，与系统设计没有很大的关系。...

2022-08-08 21:36:32 979

原创【Verilog数字系统设计（夏雨闻）5-------模块的结构、数据类型、变量和基本运算符号1】

模块的端口声明了模块的输入输出口。其格式如下：module 模块名（口1,口2,口3,口4, ………）；模块的端口表示的是模块的输入和输出口名，也就是说，它与别的模块联系端口的标识。在模块被引用时，在引用的模块中，有些信号要输入到被引用的模块中，有的信号需要从被引用的模块中取出来。...

2022-08-08 19:53:44 679

原创【深入浅出玩转FPGA学习15----------时序分析基础】

PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时，PCB的信号走线有延时，FPGA的信号走线也有延时。数据分析的起点是源寄存器reg1，终点是目的寄存器reg2，那么图4.7中的Tco便是数据传输的路径，它包括了数据在源寄存器reg1内部传输的延时uTco、寄存器到寄存器之间的延时（即数据的走线延时与逻辑延时之和）Tr2r，也就是Tco=uTco+Tr2r。上面列举的是一个理想的时钟波形，而实际时钟信号的分析要比这复杂的多。...

2022-07-28 20:53:44 341

原创【深入浅出玩转FPGA学习14----------测试用例设计2】

对于这个设计，虽然它已经达到了可以复用的目的，但是在自动化判断方面做的还不够。比如，从图3.6中可以看到，MCU在读取外部存储器过程中，读选通信号RDn拉低后25ns内，P0数据总线上数据必须保持有效并稳定，该状态要一直保持到RDn拉高为止。该测试脚本要模拟MCU读／写外部扩展RAM的时序。它将作为一个单独的测试模块，只要在测试主文件中例化好接口，就可以被调用。常见MCU读／写外部扩展RAM的时序如图3.6和图3.7所示。根据测试脚本模拟出来的读/写时序波形分别如图3.8和3.9所示。......

2022-07-28 20:04:38 296

原创【深入浅出玩转FPGA学习13-----------测试用例设计1】

在输入被乘数后，启动乘法运算器，直到FPGA有效运算输出标志位done位置时，测试脚本将乘数、被乘数以及乘积保存到txt文本中，如图3.5所示，并且判断该输出是否正确，输出判断结果。因此，在Testbench的用例设计中，使用了遍历测试和随机测试，对发送出去的数据和接收到的数据进行检测对比，最后测试者只要根据打印输出的信息即可判断源代码的设计是否符合要求。对于这两种不同的测试观测手段，虽然波形观测较直观，但是该用例中所有512个结果都通过肉眼来观测肯定让人看花眼，而且还很浪费时间。...

2022-07-27 20:56:28 817

原创【Verilog数字系统设计（夏宇闻）4-----Verilog语法的基本概念2】

在程序模块中出现的and、or和not都是Verilog语言的保留字，由Verilog语言的原语（primitive)规定了它们的接口顺序和用法，分别表示与门、或门和非门，其中元件的输出口都规定在第一个端口，#1和#2分别表示门输入到输出的延迟为1和2个单位时间；模块表示的是电路结构，跟程序右面的电路逻辑图表示完全一致的。描述测试信号的变化和测试过程的模块也叫做测试平台(testbench或testfixture)，它可以对上面介绍的电路模块（无论是行为的或结构的）进行动态的全面测试。...

2022-07-25 20:49:41 2124

原创【Verilog数字系统设计（夏宇闻）3-----Verilog语法的基本概念1】

VerilogHDL是一种用于数字系统设计的语言。用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型，也称为模块。VerilogHDL既是一种行为描述的语言也是一种结构描述的语言。这就是说，无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。如果按照一定的规则和风格编写，功能行为模块可以通过工具自动地转换为门级互联的结构模块。Verilog模型可以是实际电路的不同级别的抽象。...

2022-07-24 20:52:04 461

原创【深入浅出玩转FPGA学习12----Testbench书写技巧2】

Testbench使用的是硬件语言，而其依赖的环境却是基于PC的软件平台，这也就决定了其独特的代码风格。有时的的确确是以一个软件式的顺序方式在给待测试硬件代码做测试，但是写出来的Testbench代码中却时常布满了并行执行的陷阱。由于Testbench的运行是基于PC机的，处理的时候也是分时服用的，所以这两个always块也会先后执行。在第1个always块count增加的同时第2个always块也在执行，那么最后显示的count值是count增1之前的数值。Testbench也是能够做到可重用化的设计。.

2022-07-24 20:21:30 466

原创【深入浅出玩转FPGA学习11----Testbench书写技巧1】

在编写Testbench时，关于变量的定义常犯的错误就是将一个定义好的全局变量应用到了两个不同的always块中（如EX1C），那么由于这两个always块独立并行的工作机制，很可能会导致意想不到的后果。EX1Cintergeri;for(i=0;i...

2022-07-23 20:55:24 548

原创【深入浅出玩转FPGA学习10------简单的Testbench设计】

总之，Tesbench的设计是多种多样的，它的语法也是很随意的，不想RTL级设计代码那么多讲究，它是基于行为级的语法，很多高级的语法都可以在脚本中使用。但是对于大规模的设计，用波形产生激励是不现实的，观察波形的工作量也是可想而知的。对于FPGA的仿真，使用波形输入产生激励是可以的，观察波形输出以验证测试结果也是可以的，波形也许是最直观的测试手段，但绝不是唯一手段。仿真测试的重要性可见一斑。所谓Testbench，即测试平台，详细的说就是给待验证的设计添加激励，同时观察它的输出响应是否符合设计要求。...

2022-07-21 20:53:52 1009

原创【深入浅出玩转FPGA9------经验点滴】

因此，在PLL时钟资源充裕的情况下，统一使用PLL输出时钟作为内部逻辑的时钟，而不使用PLL的输入作为内部时钟，这样是为了防止内部的各个时钟之间出现不期望的相位差，同时也发现PLL的输人时钟驱动内部逻辑的clocknetworklatency相对要比PLL输出的时钟驱动内部逻辑的clocknetworklacency大得多。这个器件的全局时钟网络对于我们的实例还是绰绰有余的，但是一个大的系统，时钟交错，高扇出的信号层出不穷，那么对于全局时钟信号的掌控就需要格外小心了。...

2022-07-19 21:30:58 435

原创【Verilog数字系统设计（夏宇闻）1----Verilog的基础知识1】

VerilogHDL是硬件描述语言的一种，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。据有关文献报道，目前在美国使用VerilogHDL进行设计的工程师大约有10多万人，全美国有200多所大学教授用Verilog硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。......

2022-07-18 20:51:40 1473

原创【Verilog数字系统设计（夏宇闻）2----Verilog的基础知识2】

现代集成电路制造工艺技术的改进，使得在一个芯片上集成数十万乃至数于万个器件成为可能。但很难设想仅由一个设计师独立设计如此大规模的电路而不出现错误。利用层次化、结构化的设计方法，一个完整的硬件设计任务首先由总设计师(Architect)划分为若干个可操作的模块，编制出相应的模型（行为的或结构的），通过仿真加以验证后，再把这些模块分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块，其中每个设计者负责自己所承担的部分；......

2022-07-18 20:49:02 623

原创【深入浅出玩转FPGA8------亚稳态】

所有数字器件（如 FPGA)的信号传输都会有一定的时序要求，从而保证每个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段时间（寄存器的建立时间Tsu)之前保持稳定．并且持续到时钟沿之后的某段时间（寄存器的保持时间Tb）之后才能改变，而该寄存器的输入反映到输出则需要经过一定的延时（时钟到输出的时间Tco）。如果数据信号的变化违反了Tsu或者Th的要求，那么寄存器的输出就会处于亚稳态。此时，寄存器的输出会在高电平1和低电平0之间盘旋一段时间，这也意味着寄存器的输出达到

2022-07-11 14:45:39 502

原创【深入浅出玩转FPGA学习7------基于FPGA的跨时钟域信号处理】

在逻辑设计领域，只涉及单个时钟域的设计并不多，尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信，异步时钟域所涉及的两个时钟之间可能存在相位差也可能没有任何频率关系，即通常所说的不同频不同相 I。如图所示是一个跨时钟域的异步通信示意图，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收域而言，来自发送域的信号data._a2b有可能在任何时刻变化。对于上述的异步时钟域通信，设计者需要做特殊的处理以确保数据可靠的传输。由于两个异步

2022-07-11 13:39:58 1149

原创【深入浅出玩转FPGA学习6------FPGA重要设计思想及工程应用】

所谓速度，是指整个工程稳定运行所能够达到的最高时钟频率，它不仅和FPGA内部各个寄存器的建立时间、保持时间以及FPGA与外部器件接口的各种时序要求有关，而且还和两个紧邻的寄存器间（有紧密逻辑关系的寄存器）的逻辑延时、走线延时有关。所谓面积，可以通过一个工程运行所消耗的触发器（FF）、查找表（LUT）数量或者等效门数量来衡量。速度和面积始终是一对矛盾的统一体。速度的提高往往需要以面积的扩增为代价，而节省面积也往往会造成速度的牺牲。因此，如何在满足时序要求（速度）的前提下最大程度地节省逻辑资源（面积）是摆在每

2022-07-06 15:50:12 1063 1

原创【深入浅出玩转FPGA学习5-----复位设计】

FPGA设计中常见得复位方式即异步复位与同步复位。所谓异步，是指复位信号与系统时钟信号的触发可以在任何时刻，二者相互独立。下面给出异步复位的一段代码：下图是上面代码综合后的RTL视图，可以看到FPGA的寄存器都有一个异步的清零端（CLR),在异步复位的设计中，这个端口一般接低电平有效的复位信号rst_n,即使设计中是高电平复位，实际综合后也会把异步复位信号反向后接到这个CLR端。下面给出同步复位的一段代码：代码综合后的RTL视图，和异步复位相比，同步复位没有用到寄存器的CLR端口，综合出来的实际电路只

2022-07-01 21:31:09 1128

原创【深入浅出玩转FPGA学习4----漫谈状态机设计】

硬件设计很讲究并行设计思想，虽然用Verilog描述的电路大都是并行实现的，但是对于实际的工程应用，往往需要让硬件来实现一些具有一定顺序的工作，这就要用到状态机的思想。简单的说，状态机就是通过不同的状态迁移来完成一些特定的顺序逻辑。硬件的并行性决定了用Verilog描述的硬件实现（譬如不同的always语句）都是并行执行的，那么如果希望分多个时间完成一个任务，怎么办？也许可以用多个使能信号来衔接多个不同的模块，但是这样做多少显得有些繁琐。状态机的提出就会大大简化这一工作。下面举一个SRAM控制的例子来说明

2022-07-01 10:43:20 519

原创【深入浅出玩转FPGA学习3-----基本语法】

大多数的FPGA是基于4输入LUT的结构，本文就是通过观察Quartus II的Technology Map Viewer来探讨4输入LUT。下面的代码只是实现一个很简单的4输入与功能，每个时钟的上升沿锁存一次4个输入的与操作结果即作为输入。如图所示，从Quartus II的Technology Map Viewer里可以看出这个设计耗用了FPGA内部一个4输入的LUT和一个触发器。下面再看看5输入与操作编译后的资源消耗如何呢？如图所示。两个4输入LUT和一个触发器，看到这，大家就应该明白FP

2022-06-29 20:04:14 605

原创【深入浅出玩转FPGA学习2----设计技巧（基本语法）】

所谓可综合的Verilog语法，是指硬件能够实现的一些语法。常用的RTL语法结构如下：模块声明：module…endmodule.端口声明：input，output，inout(inout的用法比较特殊，需要注意）。信号类型：wire,reg,tri等，integer常用于for语句中（reg,wire是最常用的，一般tri和integer用在测试脚本里）。参数定义：parameter。运算操作符：各种逻辑操作符、移动操作符、算数操作符大多是可综合的（注：=== 与！==是不可综合的）比较判断

2022-06-29 19:16:08 553

原创【深入浅出玩转FPGA学习1-------基础普及】

FPGA强化学习-------基础普及初始FPGAFPGA与ASICFPGA与CPLDAltera与XilinxVerilog与VHDLFPGA的基本结构应用领域开发流程初始FPGA20世纪60年代中期，TI公司大量生产了通用IC，如分别面向商用和军用的74系列和54系列。20世纪80年代，出现了可编程逻辑器件（PLD），如SPLD和CPLD，它们与ASIC相比，具有可重配置性和较短的开发调试时间，但实现的功能和电路都相对简单。为了弥补这一需要，Xilinx公司推出了第一块现场可编程逻辑器件（FPGA）

2022-05-27 21:04:58 1015

原创【FPGA的基础快速入门29-----基于FFT IP核的音频频谱仪】

频谱简介频谱—信号的一种新的表示方法‘任何’信号都可以分解成正弦（或余弦）信号的线性叠加。连续周期信号连续非周期信号离散信号多维信号FFT简介在数字信号处理中常常需要用到离散傅里叶变换（DFT），以获取信号的频域特征。传统的DFT算法计算量大，耗时长，不利于计算机实时对信号进行处理。FFT是一种DFT的高效算法，称为快速傅里叶变换，它是根据离散傅氏变换的奇、偶、虚、实等特性，对离散傅里叶变换的算法进行改进获得的。......

2022-05-06 21:10:35 1062

原创【FPGA的基础快速入门27------高速ADDA】

高速ADDA模块简介ATK-HS-ADDA模块高速DA转换芯片（AD9708) 高速AD转换芯片（AD9280）硬件结构图高速ADDA原理AD9708芯片AD9708是ADI公司生产的TxDAC系列数模转换器，具有高性能、低功耗的特点。AD9708的数模转换位数为8位，最大转换速度为125MSPS（每秒采样百万次Millon Samples per Second）。AD9708内部框图AD9708时序图AD9708输入电压与数据关系变化图AD9280芯片AD9280是

2022-05-06 20:31:25 3011

原创【FPGA的基础快速入门26-----基于OV7725的以太网视频传输】

FPGA的基础学习-----基于OV7725的以太网视频传输视频传输简介视频传输简介以太网图像传输方案中，使用UDP协议传输视频能够提供较高的吞吐量和较低的延迟，非常适合低延时的视频传输场合。UDP性能的提高是以不能保障数据完整性为代价的，它不能对所传数据提供担保，为了降低丢包对视频显示带来的影响，我们为每帧图像添加一个帧头，用于标志一帧图像的开始。OV7725在VGA（分辨率为640480）帧模式下，以RGB565格式输出最高帧率可达60Hz，每秒钟输出的数据量达到6064048016bit=29

2022-05-05 20:09:33 1886 2

原创【FPGA的基础快速入门25------以太网】

FPGA的基础学习------以太网以太网概述以太网分类以太网接口RJ45接口定义MII接口与时序PHY芯片MII接口MII接口发送时序MII接口接收时序以太网数据格式OSI七层模型以太网数据包以太网帧格式帧间隙（IFG，Frame Check Sequence)以太网概述以太网：Ethernet是当今现有局域网采用的最通用的通信协议标准，它规定了包括物理层的连线、电子信号和介质访问层协议的内容。成本低、通信速率高、抗干扰性强。以太网分类标准以太网：10Mbit/s快速以太网：100Mbit

2022-05-03 21:28:16 4043

原创【FPGA的基础快速入门28-----SD卡－VGA图片显示】

FPGA的基础学习-----SD卡－VGA图片显示SD卡－VGA图片显示SD卡图片显示实验的步骤SD卡－VGA图片显示在VGA图片显示（基于ROM）实验中，受限于片内存储容量较小，所以VGA只能显示局部图片，但这种方案实现起来较为简单；而对于SD卡－VGA图片显示实验，由于SD卡存储容量大，存储图片完全没有问题，但这种方案实现起来较为复杂。SD卡：SPI模式：50Mｂｐｓ　　　　　　　SDIO模式：200MｂｐｓVGA：64048060*16ｂｉｔ＝２９４９１２０００ｂｉｔ＝２８１．２５Ｍｂｉｔ

2022-04-27 21:31:03 943

原创【FPGA的基础快速入门24-------SD卡应用】

FPGA的基础学习-------SD卡应用SD卡简介SD卡常用命令SD卡操作时序SPI接口与时序SPI接口简介SPI通信模式SD卡的初始化确定SD卡的类型：SD卡初始化步骤SD卡复位命令SD卡写命令SD卡读命令SD卡简介SD卡：Secure Digital Card（安全数字卡又叫安全数码卡）特点：体积小、传输速度快、支持热插拔SD卡与Micro SD（TF）卡不一样SD卡在MMC（MultiMedia Card，多媒体卡）的基础上发展而来，增加了更高的安全性和更快的读写速度。SD卡从存储容量

2022-04-25 20:55:08 1350

原创【FPGA的基础快速入门23--------OV5640摄像头VGA显示】

FPGA的基础学习--------OV5640摄像头VGA显示OV5640简介二级目录三级目录OV5640简介OV5640同OV7725一样，都是Omni Vision（豪威科技）公司生产的CMOS图像传感器。OV5640支持更高的分辨率（500W像素）、采集速率，具有更高的图像处理性能，主要应用在手机、数码相机、电脑多媒体等领域。OV5640支持LED补光、MIPI（移动产业处理器接口）输出接口和DVP（数字视频并行）输出接口选择、ISP（图像信号处理）以及AFC （自动聚焦控制）等功能。OV

2022-04-23 20:48:09 6948

原创【FPGA的基础快速入门22-------OV7725摄像头模块】

OV7725摄像头模块OV7725是Omni Vision（豪威科技）公司生产的CMOS图像传感器，该传感器功耗低、可靠性高以及采集速率快，主要应用在玩具、安防监控、电脑多媒体等领域。OV7725感光阵列达到640*480，能实现最快60fps VGA分辨率的图像采集。传感器内部集成了图像处理的功能，包括自动曝光控制（AEC）、自动增益控制（AGC）和自动白平衡（AWB）等。SCCB接口SCCB（Serial　Camera　Control　Bus，串行摄像头控制总线）是由OV公司定义和发展的三线式

2022-04-20 20:40:40 3792

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秋招整理了有关FPGA和数字IC设计的笔试面试题，超级实用，笔试面试最常问到的问题以及所有的代码题目都整理了出来，突击应对笔面试

这是一个压缩包，里面包含9种图像分割中Otsu阈值分割的方法，下载后直接运行matlab的m文件就可以。

这是一个tet文本，里面有3个RBF径向基网络的优化程序，完整的matlab源代码，直接复制到matlab中便可以运行。

一个完整的matlab代码，分别利用粒子群算法和遗传算法得到的参数来优化RBF神经网络进行预测

小波变换结合图像分割技术进行峰值检测

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空空如也