Verilog 数字系统设计(夏宇闻)
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周猿猿
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【Verilog数字系统设计(夏雨闻)6-------模块的结构、数据类型、变量和基本运算符号2】
Verilog HDL中总共有19种数据类型。数据类型是用来表示数字电路硬件中的数据储存和传送元素的。先介绍4个最基本的数据类型,它们是:reg型、wire型、integer型和parameter型其他数据类型包括:large型、medium型、scalared型、time型、small型、tri型、trio型、tril型、triand型、trior型、 trireg型、vectored型、wand型和wor型。这14种数据类型除time型外都与基本逻辑单元建库有关,与系统设计没有很大的关系。...原创 2022-08-08 21:36:32 · 1110 阅读 · 0 评论 -
【Verilog数字系统设计(夏雨闻)5-------模块的结构、数据类型、变量和基本运算符号1】
模块的端口声明了模块的输入输出口。其格式如下:module 模块名(口1,口2,口3,口4, ………);模块的端口表示的是模块的输入和输出口名,也就是说,它与别的模块联系端口的标识。在模块被引用时,在引用的模块中 ,有些信号要输入到被引用的模块中 ,有的信号需要从被引用的模块中取出来。...原创 2022-08-08 19:53:44 · 699 阅读 · 0 评论 -
【Verilog数字系统设计(夏宇闻)4-----Verilog语法的基本概念2】
在程序模块中出现的and、or和not都是Verilog语言的保留字,由Verilog语言的原语(primitive)规定了它们的接口顺序和用法,分别表示与门、或门和非门,其中元件的输出口都规定在第一个端口,#1和#2分别表示门输入到输出的延迟为1和2个单位时间;模块表示的是电路结构,跟程序右面的电路逻辑图表示完全一致的。描述测试信号的变化和测试过程的模块也叫做测试平台(testbench或testfixture),它可以对上面介绍的电路模块(无论是行为的或结构的)进行动态的全面测试。...原创 2022-07-25 20:49:41 · 2217 阅读 · 0 评论 -
【Verilog数字系统设计(夏宇闻)3-----Verilog语法的基本概念1】
VerilogHDL是一种用于数字系统设计的语言。用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型,也称为模块。VerilogHDL既是一种行为描述的语言也是一种结构描述的语言。这就是说,无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。如果按照一定的规则和风格编写,功能行为模块可以通过工具自动地转换为门级互联的结构模块。Verilog模型可以是实际电路的不同级别的抽象。...原创 2022-07-24 20:52:04 · 474 阅读 · 0 评论 -
【Verilog数字系统设计(夏宇闻)1----Verilog的基础知识1】
VerilogHDL是硬件描述语言的一种,用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计,进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。据有关文献报道,目前在美国使用VerilogHDL进行设计的工程师大约有10多万人,全美国有200多所大学教授用Verilog硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。......原创 2022-07-18 20:51:40 · 1704 阅读 · 0 评论 -
【Verilog数字系统设计(夏宇闻)2----Verilog的基础知识2】
现代集成电路制造工艺技术的改进,使得在一个芯片上集成数十万乃至数于万个器件成为可能。但很难设想仅由一个设计师独立设计如此大规模的电路而不出现错误。利用层次化、结构化的设计方法,一个完整的硬件设计任务首先由总设计师(Architect)划分为若干个可操作的模块,编制出相应的模型(行为的或结构的),通过仿真加以验证后,再把这些模块分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块,其中每个设计者负责自己所承担的部分;......原创 2022-07-18 20:49:02 · 744 阅读 · 0 评论