Verilog
文章平均质量分 73
Summer8918
这个作者很懒,什么都没留下…
展开
-
Verilog结构描述
结构描述: 用门来描述器件的功能;primitives(基本单元) : Verilog语言已定义的具有简单逻辑功能的功能模型(models);基本单元是Verilog开发库的一部分。大多数ASIC和FPGA元件库是用这些基本单元开发的。基本单元库是自下而上的设计方法的一部分条件基本单元有三个端口:输出、数据输入、使能输入;Verilog有四种不同类型的条件基本单元 这四种基本单元只能有三...原创 2018-11-19 09:05:08 · 3385 阅读 · 0 评论 -
Verilog操作符
操作符优先级表Verilog中的大小(size)与符号Verilog根据表达式中变量的长度对表达式的值自动地进行调整;Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度;当一个负数赋值给无符号变量如reg时,Verilog自动完成二进制补码计算;算术运算符加(+)、减(-)、乘(×)、除(÷)和模(%);注意integer和reg类型在算术运算时的差别:intege...原创 2018-11-19 09:12:33 · 7987 阅读 · 0 评论 -
Verilog行为建模
RTL级:寄存器传输级(Register Transfer Level),用于设计的可综合的一种抽象级;RTL描述方式是行为描述方式的子集;行为级描述是对系统的高抽象级描述。在这个抽象级,注重的是整个系统的功能而不是实现。Verilog有高级编程语言结构用于行为描述,包括:wait, while, if then, case和forever过程(procedural)块过程块是行为描述...原创 2018-11-19 14:45:40 · 2501 阅读 · 0 评论 -
verilog的input和output的类型
verilog的input和output是什么类型?reg and wire specify how the object will be assigned and are therefore only meaningful for outputs.reg和wire指定如何分配对象,因此仅对输出有意义。If you plan to assign your output in sequenti...原创 2019-03-10 09:07:00 · 18549 阅读 · 1 评论 -
Modelsim仿真——生成数据读取数据
需要产生100行16byte的数据,使用python产生,其中的"{0:0"+str(width)+“b}”).format(value),将value转换成二进制的字符串,长度是width,在前面自动补零import randomdef dict_to_binstr(dict): ret = "" for width, value in dict.items(): ...原创 2019-03-12 15:09:46 · 2030 阅读 · 0 评论