I2C详解(3) I2C总线的规范以及用户手册(2) I2C其他的总线协议以及总线速度

I²C详解(3) I²C总线的规范以及用户手册(2) I²C 其他的总线协议以及总线速度

I²C详解(1) 一文快速了解I²C的工作原理
I²C详解(2) I²C总线的规范以及用户手册(1) I²C 总线协议
I²C详解(3) I²C总线的规范以及用户手册(2) I²C 其他的总线协议以及总线速度
I²C详解(4) I²C总线的规范以及用户手册(3) I²C电气规格和时序
I²C详解(5) I²C总线的规范以及用户手册(4) MIPI I3C 概述
I²C详解(6) STM32软件模拟I²C

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4. I²C 总线通讯的其他用途

I²C总线用作多种系统架构的通信协议。除了基本 I²C 规范外，这些架构还添加了命令集和特定于应用程序的扩展。

通常，简单的 I²C 总线设备(如I/O扩展器)可以在这些架构中的任何一种中使用，因为协议和物理接口是相同的。

4.1 CBUS 兼容性

CBUS 接收器可连接到标准模式 I²C 总线。但是，必须连接名为 DLEN 的第三条总线，并省略确认位。通常，I²C传输是8位字节的序列;CBUS 兼容设备具有不同的格式。
在混合总线结构中，I²C 总线器件不得应答 CBUS 消息。因此，已保留一个特殊的 CBUS 地址 (0000 001X)，该地址没有 I²C 总线兼容设备响应。传输 CBUS 地址后，DLEN 线路可以处于活动状态并发送 CBUS 格式的传输。在 STOP 条件之后，所有设备都再次准备好接受数据。
控制器发送器可以在发送CBUS地址后发送CBUS格式。传输以停止条件结束，所有设备都可识别该条件。
备注: 如果已知CBUS配置，并且未预见到使用CBUS兼容器件进行扩展，则允许设计人员根据所用器件的特定要求调整保持时间。

4.2 SMBus – 系统管理总线

SMBus使用 I²C 硬件和 I²C 硬件寻址，但增加了用于构建特殊系统的二级软件。特别是，其规范包括可以进行动态地址分配的地址解析协议。
硬件和软件的动态重新配置允许总线设备“热插拔”并立即使用，而无需重新启动系统。系统会自动识别设备并为其分配唯一的地址。这一优势造就了即插即用的用户界面。在这两种协议中，系统控制器与系统中可以具有控制器或目标的名称和功能的所有其他设备之间都有一个非常有用的区别。
SMBus 如今在大多数 PC 中用作系统管理总线。由英特尔和其他公司于 1995 年开发，它修改了一些 I²C 电气和软件特性，以便更好地与便携式设备快速下降的电源预算兼容。
SMBus还具有“高功率”2.0版本，包括4 mA灌电流，除非上拉电阻尺寸达到 I²C 总线电平，否则无法由I²C芯片驱动。

4.2.1 I²C/SMBus 合规性

SMBus和 I²C 协议基本相同：SMBus控制器能够在协议级别控制 I²C 设备，反之亦然。SMBus 时钟定义为 10 kHz 至 100 kHz，而 I²C 可以是 0 Hz 至 100 kHz、0 Hz 至 400 kHz、0 Hz 至 1 MHz 和 0 Hz 至 3.4 MHz，具体取决于模式。这意味着运行频率低于 10 kHz 的 I²C 总线不符合 SMBus 标准，因为 SMBus 器件可能会超时。

逻辑电平也略有不同： SMBus 的 TTL: LOW = 0.8 V 并且 HIGH = 2.1 V, 而 I²C 的TTL 为30 %/70 % V_DD的CMOS 电平。如果 V_DD > 3.0 V，这不是问题。如果 I²C 器件低于 3.0 V, 则可能无法正确识别逻辑高/低电平，则可能存在问题。

4.2.2 超时功能

SMBus 具有超时功能，如果通信时间过长，该功能将重置设备。这解释了10 kHz的最小时钟频率，以防止锁定总线。
I²C 可以是“DC”总线，这意味着目标设备在控制器访问控制器时执行某些例程时会延长控制器时钟。这将通知控制器目标正忙，但不希望丢失通信。目标设备在其任务完成后将允许继续。I²C 总线协议中没有关于此延迟可以持续多长时间的限制，而对于SMBus系统，它将限制为35 ms。
SMBus协议只是假设如果某些事情花费太长时间，则意味着总线上存在问题，并且所有设备都必须重置才能清除此模式。然后，不允许目标设备将时钟保持在低电平太长时间。

4.2.3 SMBus 1.0 和 SMBus 2.0的区别

SMBus 规范定义了两类电气特性：低功耗和高功率。第一类最初在SMBus 1.0和1.1规范中定义，主要考虑了智能电池，但可以与其他低功耗设备一起使用。
2.0版本引入了一套替代的高功率电气特性。此类适用于需要更高驱动器能力的情况，例如 PCI 附加卡上的 SMBus 设备，以及通过彼此之间的 PCI 连接器连接此类卡以及系统主板上的 SMBus 设备。
设备可以由总线 V_DD 或其他电源 VBus 供电(例如，智能电池)，只要它们符合同类产品的 SMBus 电气规范，它们就会相互操作。
恩智浦器件具有比SMBus 1.0更高的功率电气特性。主要区别在于 V_OL = 0.4 V 时的吸电流能力。

• SMBus 低功耗 = 350 μA
• SMBus 高功率 = 4 mA
• I²C-bus = 3 mA

如果上拉电阻的规格为3 mA，SMBus“高功率”器件和 I²C 总线器件将协同工作。
有关详细信息，请参阅： http://www.smbus.org/.

4.3 PMBus – 电源管理总线

PMBus 是通过 SMBus 在电源转换器和系统控制器之间进行通信的标准方式，以提供对电源转换器的更智能的控制。PMBus 规范定义了一组标准的设备命令，以便来自多个源的设备功能相同。PMBus 设备使用 SMBus 版本 1.1 和扩展进行传输。

有关详细信息，请参阅： https://pmbus.org/.

4.4 智能平台管理接口(IPMI)

智能平台管理接口 (IPMI) 为智能平台管理硬件定义了一个标准化、抽象的、基于消息的接口。IPMI 还定义了用于描述平台管理设备及其特征的标准化记录。IPMI 通过监控温度、电压、风扇和机箱入侵等参数来提高系统的可靠性。

IPMI 提供常规系统管理功能，如自动警报、自动系统关机和重新启动、远程重新启动和电源控制。智能平台管理硬件的标准化接口有助于预测和早期监控硬件故障以及硬件问题诊断。

这种标准化的总线和协议，用于扩展机箱内的管理控制、监视和事件交付:

• I²C based
• 多控制器
• 简单的请求/响应协议
• 使用 IPMI 命令集
• 支持非 IPMI 设备
• 只支持写入的物理 I²C (支持控制器的设备)； 不需要热插拔
• 使底板管理控制器 (BMC) 能够接受来自系统中其他管理控制器的 IPMI 请求消息
• 允许总线上的非智能设备以及管理控制器
• BMC 充当控制器，使系统软件能够访问 IPMB。

硬件实现与软件实现隔离，因此可以在不进行任何软件更改的情况下添加新的传感器和事件。

有关详细信息，请参阅： https://www.intel.com/content/www/us/en/products/docs/servers/ipmi/ipmi-home.html

4.5 高级电信计算架构 (ATCA)

高级电信计算架构 (ATCA) 是紧凑型 PCI (cPCI) 的后续产品，提供标准化的外形尺寸，具有更大的卡面积、更大的间距和更大的电源，可用于先进的机架式电信硬件。它包括一个用于热管理的容错方案，该方案使用电路板之间的 I²C 总线通信。

高级电信计算架构(ATCA)得到了100多家公司的支持，其中包括 Intel ，Lucent 和Motorola 等许多大型企业。

对于符合 ATCA 标准的风扇控制，有两种通用的兼容方法：第一种是智能 FRU(现场可更换单元)，这意味着风扇控制将直接连接到 IPMB(智能平台管理总线);第二个是托管或非智能 FRU。

其中一项要求是包含硬件和软件来管理双 I²C 总线。这需要一个板载隔离电源为电路供电，一个带上升时间加速器的缓冲双 I²C 总线和3态能力。 I²C c控制器必须能够支持多控制器 I²C 双总线，并处理协议中概述的标准风扇命令集。此外，还需要板载温度报告、托盘功能报告、风扇关闭功能和非易失性存储。

有关详细信息，请参阅： https://www.picmg.org/openstandards/advancedtca/.

4.6 显示数据通道 (DDC)

显示数据通道 (DDC) 允许监视器或显示器通知控制器其标识和功能。DDC 版本 2 的规范要求符合 I²C 总线标准模式规范。它允许显示器和控制器之间的双向通信，从而能够控制监控功能，例如图像的显示方式以及与连接到 I²C 总线的其他设备的通信。

有关详细信息，请参阅： https://vesa.org/.

5. 总线速度

最初， I²C 总线的操作限制为100 kbit/s。随着时间的流逝，该规范已经增加了几个内容，因此现在有五个运行速度类别。标准模式、快速模式 (Fm)、快速模式 Plus (Fm+) 和高速模式(Hs 模式)设备向下兼容 — 任何设备都可以以较低的总线速度运行。超快速模式设备与以前的版本不兼容，因为总线是单向的。

• 双向总线：
  – 标准模式 (Sm), 比特率高达 100 kbit/s
  – 快速模式 (Fm), 比特率高达 400 kbit/s
  – 快速模式+ (Fm+), 比特率高达 1 Mbit/s
  – 高速模式 (Hs-mode), 比特率高达 3.4 Mbit/s.
• 单向总线：
  – 超快速模式 (UFm), 比特率高达 5 Mbit/s

5.1 快速模式

快速模式设备可以以高达 400 kbit/s 的速度接收和传输。最低要求是它们可以与400 kbit / s传输同步;然后，它们可以延长SCL信号的LOW周期以减慢传输速度。SDA和SCL线路的协议、格式、逻辑电平和最大容性负载与标准模式 I²C 总线规范相同。快速模式器件向下兼容，可在 0 至 100 kbit/s 的 I²C 总线系统中与标准模式器件通信。但是，由于标准模式设备不是向上兼容的;它们不应并入快速模式 I²C 总线系统中，因为它们无法遵循较高的传输速率，并且会发生不可预测的状态。

与标准模式相比，快速模式 I²C 总线规格具有以下附加功能：

• 最大比特率增加到 400 kbit/s。
• 串行数据 (SDA) 和串行时钟 (SCL) 信号的定时已调整。无需与其他总线系统(如 CBUS)兼容，因为它们无法以更高的比特率运行。
• 快速模式器件的输入在 SDA 和 SCL 输入端集成了尖峰抑制和施密特触发器。
• 快速模式器件的输出缓冲器集成了对SDA和SCL信号下降沿的斜率控制。
• 如果快速模式设备的电源关闭，SDA和SCL I/O引脚必须悬空，以免阻塞总线线路。

必须对连接到总线线路的外部上拉器件进行调整，以适应快速模式 I²C 总线的较短最大允许上升时间。对于高达200 pF的总线负载，每条总线线路的上拉器件可以是一个电阻器;对于 200 pF 至 400 pF 之间的总线负载，上拉器件可以是电流源(最大值为 3 mA)或开关电阻电路 (参阅 Section 7.2.4).

5.2 快速模式+

快速模式+ (Fm+) 器件可提高 I²C 总线传输速度和总的总线电容。Fm+ 设备可以以高达 1 Mbit/s 的比特率传输信息，但它们仍与混合高速总线系统中用于双向通信的快速或标准模式设备完全向下兼容。保持与快速或标准模式系统相同的串行总线协议和数据格式。Fm+器件还比快速或标准模式器件提供更高的驱动电流，允许它们驱动更长和/或负载更重的总线，因此不需要使用总线缓冲器。

快速模式+部件中的驱动器足够强大，可以满足快速模式+时序规格，负载与标准模式部件相同，为400 pF。为了向后兼容标准模式，它们还可容忍标准模式器件的 1 μs 上升时间。在仅存在快速模式 Plus 部件的应用中，只要满足设置，高驱动强度和对缓慢上升和下降时间的容差允许使用更大的总线电容，快速模式 Plus 的最小低电平时间和最小高电平时间均满足，并且下降时间和上升时间不超过标准模式的 300 ns t_f 和 1 μs t_r 规格。总线速度可以与负载电容进行交易，以将最大电容增加约十倍。

5.3 高速模式

高速模式(Hs模式)器件在 I²C 总线传输速度方面实现了巨大的飞跃。Hs 模式设备可以以高达 3.4 Mbit/s 的比特率传输信息，但它们仍与快速模式+、快速模式或标准模式 (F/S) 设备完全向下兼容，以便在混合速度总线系统中进行双向通信。除了在Hs模式传输期间不执行仲裁和时钟同步外，还保持与F/S模式系统相同的串行总线协议和数据格式。

5.3.1 高速传输

为了实现高达 3.4 Mbit/s 的位传输，对常规 I²C 总线规范进行了以下改进:

• Hs模式控制器器件具有用于SDAH信号的开漏输出缓冲器，并在SCLH输出端具有开漏下拉和电流源上拉电路的组合。该电流源电路缩短了SCLH信号的上升时间。在任何时候都只启用一个控制器的电流源，并且仅在 Hs 模式下启用。

• 在多控制器系统中的Hs模式传输过程中不执行仲裁或时钟同步，从而加快了位处理能力。仲裁过程始终在前面的控制器以 F/S 模式代码传输后完成。

• Hs模式控制器器件产生一个串行时钟信号，高低比为1:2。这减轻了对设置和保持时间的时序要求。

• 为选项，Hs 模式控制器设备可以具有内置桥接器。在Hs模式传输期间，Hs模式器件的高速数据(SDAH)和高速串行时钟(SCLH)线路由此桥与F/S模式器件的SDA和SCL线路分开。这降低了 SDAH 和 SCLH 线路的容性负载，从而缩短了上升和下降时间。

• Hs 模式目标设备和 F/S 模式目标设备之间的唯一区别是它们的运行速度。Hs 模式目标在 SCLH 和 SDAH 输出上具有开漏输出缓冲器。SCLH 引脚上的可选下拉晶体管可用于拉伸 SCLH 信号的低电平，但只有在 Hs 模式传输中的应答位之后才允许这样做。

• Hs 模式器件的输入在 SDAH 和 SCLH 输入端集成了尖峰抑制和施密特触发器。

• Hs模式器件的输出缓冲器集成了SDAH和SCLH信号下降沿的斜率控制。

Figure 32 显示了仅具有 Hs 模式器件的系统中的物理 I²C总线配置。控制器器件上的引脚 SDA 和 SCL 仅用于混合高速总线系统，不连接在仅 Hs 模式系统中。在这种情况下，这些引脚可用于其他功能。
可选串联电阻器 R_S 可保护 I²C 总线器件的 I/O 级免受总线线路上高压尖峰的影响，并最大限度地减少振铃和干扰。
当总线空闲时，上拉电阻 R_P 将 SDAH 和 SCLH 线路保持在高电平，并确保信号在所需的上升时间内从低电平上拉至高电平。对于较高的容性总线负载(>100 pF)，电阻 R_P 可以用外部电流源上拉来代替，以满足上升时间要求。除非进行应答操作，否则在Hs模式传输中SCLH时钟脉冲的上升时间会被有源控制器的内部电流源上拉电路MCS缩短。

1. SDA和SCL不在此处使用，但可用于其他功能。
2. 输入滤波器。
3. 只有有源控制器才能使能其电流源上拉电路。
4. 虚线晶体管是可选的开漏输出，可拉伸串行时钟信号 SCLH。

Figure 32.  仅使用 Hs 模式器件的 I²C 总线配置

5.3.2 高速模式下的串行数据格式

Hs 模式下的串行数据传输格式符合标准模式 I²C 总线规范。Hs 模式只能在满足以下条件(所有条件均处于 F/S- 模式)后启动：

1. 起始条件 (S)
2. 8位控制器代码 (0000 1XXX)
3. 无应答位 ($\overline{\text{A}}$)

Figure 33 和 Figure 34 更详细地显示了这一点。此控制器代码有两个主要功能：

1. 它允许竞争控制器以 F/S 模式速度进行仲裁和同步，从而产生一个获胜的控制器。
2. 它表示Hs模式传输的开始。

Hs 模式控制器代码是保留的 8 位代码，不用于目标寻址或其他目的。此外，由于每个控制器都有自己唯一的控制器代码，因此一个 I²C 总线系统上最多可以有八个 Hs 模式控制器(尽管应保留控制器代码 0000 1000 用于测试和诊断目的)。Hs 模式控制器设备的控制器代码是软件可编程的，由系统设计人员选择。
仲裁和时钟同步仅在控制器传输代码和无应答位 ($\overline{\text{A}}$) 的传输期间发生，之后一个获胜的控制器保持活动状态。控制器代码向其他设备指示 Hs 模式传输将开始，并且连接的设备必须满足 Hs 模式规范。由于不允许任何设备应答控制器代码，因此控制器代码后跟无应答 ($\overline{\text{A}}$)。
在无应答位 ($\overline{\text{A}}$) 并且SCLH线路被上拉到高电平后，有源控制器切换到Hs模式，并启用 (在时间t_H时，参阅 Figure 34)SCLH信号的电流源上拉电路。由于其他器件可以通过拉伸SCLH信号的低电平周期来延迟 t_H 之前的串行传输，因此当所有器件都释放SCLH线路并且SCLH信号达到高电平时，有源控制器启用其电流源上拉电路，从而加快SCLH信号上升时间的最后一部分。
然后，主动控制器发送重复的 START 条件 (Sr)，后跟一个带有 R/W 位地址的 7 位目标地址 (或 10 位目标地址，请参见 Section 3.1.11)，并从所选目标接收应答位 (A)。
在重复的START条件之后，在每个应答位 (A) 或无应答位 ($\overline{\text{A}}$) 之后，主动控制器禁用其电流源上拉电路。这使得其他器件能够通过拉伸 SCLH 信号的低电平周期来延迟串行传输。当所有器件都释放并且SCLH信号达到高电平时，有源控制器再次重新启用其电流源上拉电路，从而加快SCLH信号上升时间的最后一部分。
在下一次重复的 START (Sr) 之后，数据传输在 Hs 模式下继续，并且仅在出现 STOP 条件 § 后切换回 F/S 模式。为了减少控制器代码的开销，控制器可能会链接许多Hs模式传输，这些传输由重复的START条件(Sr)分隔。

Figure 33.  Hs 模式下的数据传输格式

Figure 34.  完整的 Hs 模式传输

5.3.3 从快速/标准模式切换到高速模式并返回

复位和初始化后，高速模式设备必须处于快速模式(实际上是 F/S 模式，因为快速模式向下兼容标准模式)。每个高速模式器件都可以从快速模式切换到高速模式并返回，并由 I²C 总线上的串行传输控制。
在 Figure 34 中的时间 t₁ 之前，每个连接的器件都以快速模式运行。在时间 t₁ 和 t_H 之间(此时间间隔可由任何设备拉伸)，每个连接的设备必须识别“S 00001XXX A”序列，并且必须将其内部电路从快速模式设置切换到高速模式设置。

活动(获胜的)控制器:

1. 根据高速模式下的尖峰抑制要求调整其SDAH和SCLH输入滤波器。
2. 根据高速模式要求调整设置和保持时间。
3. 根据高速模式要求调整其SDAH和SCLH输出级的斜率控制。
4. 切换到高速模式比特率，这是在时间 t_H 后需要的。
5. 在时间 t_H.使能其SCLH输出级的电流源上拉电路。

非活动或失败的控制器：

1. 在高速模式下，根据尖峰抑制要求调整其SDAH和SCLH输入滤波器。
2. 等待STOP条件以检测总线何时再次空闲。

所有的目标：

1. 在高速模式下，根据尖峰抑制要求调整其SDAH和SCLH输入滤波器。
2. 根据高速模式要求调整设置和保持时间。通过调整输入滤波器，可能已经满足了这一要求。
3. 如有必要，调整其SDAH输出级的斜率控制。对于目标器件，斜率控制仅适用于SDAH输出级，并且根据电路容差，无需切换其内部电路即可满足快速模式和高速模式要求。

在图 Figure 34 的时间 t_FS 下，每个连接的器件必须识别STOP条件§，并将其内部电路从高速模式设置切换回快速模式设置，如时间 t₁ 之前一样。这必须在根据快速模式规范在Table 10 中指定的最短总线空闲时间内完成。

5.3.4 低速模式下的高速模式设备

高速模式器件完全向下兼容，可以连接到快速/标准模式 I²C 线系统(参阅 Figure 35)。由于在这种配置中不传输控制器代码，因此所有Hs模式控制器设备都保持在F / S模式，并以快速/标准模式速度进行通信，并禁用其电流源。SDAH 和 SCLH 引脚用于连接到 快速/标准模式总线系统，允许高速模式控制器器件上的 SDA 和 SCL 引脚(如果存在)用于其他功能。

1. 未使用桥接器。SDA和SCL可能具有替代功能。
2. 到输入滤波器。
3. 电流源上拉电路保持禁用状态。
4. 虚线晶体管是可选的漏极开路输出，可拉伸串行时钟信号 SCL。

Figure 35.  F/S 模式速度下的 Hs 模式设备

5.3.5 一个串行总线系统上的混合速度模式

如果系统具有高速模式、快速模式和/或标准模式设备的组合，则通过使用互连网桥，可以在不同的设备之间具有不同的比特率 (参见 Figure 36 和 Figure 37)。
需要一个网桥才能在适当的时间将Hs模式部分连接到/断开 F/S模式部分。该电桥包括电平转换功能，允许连接具有不同电源电压的器件。 例如，V_DD2 为 5 V 的 F/S 模式器件可以连接到V_DD1 为 3 V 或更低的Hs模式器件 (也就是 V_DD2 ≥ V_DD1), 前提是SDA和SCL引脚具有5 V容限。该桥接器集成在Hs模式控制器器件中，完全由串行信号SDAH，SCLH，SDA和SCL控制。这种桥可以作为自主电路在任何IC中实现。
TR1、TR2 和 TR3 是 N 沟道晶体管。TR1和TR2具有传递栅极功能，TR3是开漏下拉级。如果TR1或TR2接通，它们在两个方向上都传递低电平，否则当漏极和源极都上升到高电平时，每个接通晶体管的漏极和源极之间都有一个高阻抗。在后一种情况下，晶体管充当电平转换器，因为SDAH和SCLH被上拉到 V_DD1 ，SDA和SCL被上拉到 V_DD2。
在 F/S 模式速度期间，其中一个 Hs 模式控制器上的桥接器将 SDAH 和 SCLH 线路连接到相应的 SDA 和 SCL 线路，从而允许 Hs 模式设备以较慢的速度与 F/S 模式设备进行通信。仲裁和同步可以在所有连接设备之间的总 F/S 模式传输期间进行，如 Section 3.1.7节所述。然而，在Hs模式传输期间，网桥打开以分隔两个总线部分，并允许Hs模式设备以3.4 Mbit/s的速度相互通信。Hs 模式设备和 F/S 模式设备之间的仲裁仅在控制器代码 (0000 1XXX) 期间执行，并且通常由一个 Hs 模式控制器赢得，因为没有目标地址有四个前导零。其他控制器只有在发送保留的 8 位代码 (0000 0XXX) 时才能赢得仲裁。在这种情况下，桥保持关闭状态，传输以 F/S 模式进行。 Table 9 给出了这种系统中可能的通信速度。

1. 未使用桥接器。SDA和SCL可能具有替代功能。
2. 到输入滤波器。
3. 只有主动控制器才能使能其电流源上拉电路。
4. 虚线晶体管是可选的漏极开路输出，可拉伸串行时钟信号SCL或SCLH。

Figure 36.  以Hs模式和F/S模式速度传输的总线系统

Table 9.  混合高速总线系统中的通信比特率

在两者之间通讯	串行总线系统配置
	Hs + Fast + Standard	Hs + Fast	Hs + Standard	Fast + Standard
Hs ↔ Hs	0 to 3.4 Mbit/s	0 to 3.4 Mbit/s	0 to 3.4 Mbit/s	-
Hs ↔ Fast	0 to 100 kbit/s	0 to 400 kbit/s	-	-
Hs ↔ Standard	0 to 100 kbit/s	-	0 to 100 kbit/s	-
Fast ↔ Standard	0 to 100 kbit/s	-	-	0 to 100 kbit/s
Fast ↔ Fast	0 to 100 kbit/s	0 to 400 kbit/s	-	0 to 100 kbit/s
Standard ↔ Standard	0 to 100 kbit/s	-	0 to 100 kbit/s	0 to 100 kbit/s

备注： Table 9 假设 Hs 器件在以 3.4 Mbit/s 的速度工作时与 Fm 和 Sm 器件隔离。总线速度始终受限于连接到总线的最慢设备的最大通信速率。

5.3.6 混合高速总线系统中的标准、快速模式和快速模式+的传输

Figure 36 所示的桥接器互连相应的串行总线，形成一个串行总线系统。由于不传输控制器代码(0000 1XXX)，电流源上拉电路保持禁用状态，所有输出级均为开漏。

所有器件(包括 Hs 模式器件)都根据 F/S 模式 I²C 总线规范的协议、格式和速度相互通信。

5.3.7 混合高速总线系统中的高速模式传输

Figure 37 显示了完整的Hs模式传输的时序图，该传输由START条件，控制器代码和无应答的($\overline{\text{A}}$)(在F/S模式速度下)调用。虽然这个时序图分为两部分，但它应该被视为一个时序图，因为时间点 t_H 是两个部分的共同点。
控制器代码由活动或非主动控制器中的网桥识别 (参见 Figure 36)。网桥执行以下操作：

1. 在时间 t₁ 和 t_H 之间(参见 Figure 37)，晶体管 TR1 打开以分离SDAH和SDA线，之后晶体管TR3关闭以将SDA线下拉到V_SS。
2. 当 SCLH 和 SCL 都变为高电平 (Figure 37中的t_H)时，晶体管TR2打开以分离SCLH和SCL线路。TR2必须在Sr之后并且 SCLH 变为低电平之前打开。

Hs 模式传输在 t_H 后以重复的 START 条件 (Sr) 开始。在Hs模式传输期间，SCL线保持在高电平，SDA线保持在低稳态水平，因此为STOP条件§的转移做好了准备。
在每个应答(A)或无应答($\overline{\text{A}}$)之后，主动控制器禁用其电流源上拉电路。这使得其他器件能够通过拉伸 SCLH 信号的 LOW 周期来延迟串行传输。当所有器件都被释放并且SCLH信号达到高电平时，有源控制器将再次重新启用其电流源上拉电路，从而加快SCLH信号上升时间的最后一部分。在不正常情况下，F/S模式器件可以随时通过拉下SCL线路至少1 μs来关闭网桥(TR1和TR2关闭，TR3打开)，例如，从总线挂断中恢复。
Hs 模式以 STOP 条件结束，并将总线系统恢复到 F/S 模式。当检测到 SDAH 处的 STOP 条件 § 时，主动控制器将禁用其电流源 MCS(Figure 37中的 t_FS)。 网桥还识别此 STOP 条件并执行以下操作:

1. 晶体管TR2在 t_FS 后关闭，将SCLH与SCL连接起来;目前两者都是高。晶体管TR3在 t_FS之后打开， 释放SDA线，并允许其被上拉电阻 R_P拉至高电平。这是 F/S 模式设备的 STOP 条件。 TR3 必须足够快地打开，以确保从 STOP 条件到最早的下一个 START 条件之间的总线空闲时间符合快速模式规范 (参见 Table 10 中的 t_BUF ).
2. 当SDA达到高电平 (Figure 37 中的 t2)，晶体管t_r1关闭，将SDAH与SDA连接。(注意：当所有线路都处于高电平时，将进行互连，从而防止总线上的尖峰。根据快速模式规范，TR1 和 TR2 必须在最短总线空闲时间内关闭(参阅 Table 10 中的 t_BUF )。

Figure 37.  混合高速总线系统中的完整 Hs 模式传输

5.3.8 混合速度的总线系统中桥接的时序要求

从 Figure 37 可以看出，桥接在 t₁, t_H 和 t_FS 处的作用必须非常快，不会影响SDAH和SCLH线路。此外，电桥必须满足 SDA 和 SCL 线路快速模式规范的相关时序要求。

5.4 超快速模式

超快速模式 (UFm) 器件可提高 I²C 总线传输速度。UFm 器件能够以高达 5 Mbit/s 的比特率传输信息，UFm 器件提供推挽式驱动器，省去了上拉电阻器，从而实现了更高的传输速率。保持与 Sm、Fm 或 Fm+ 系统相同的串行总线协议和数据格式。UFm 总线器件与双向 I²C 总线器件不兼容。