SystemVerilog学习笔记
SystemVerilog学习笔记!!!
耐心的小黑
七月份就上班了,比较忙!
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SystemVerilog 在interface中使用modport时的例化问题
在systemverilog中有一个非常实用的功能,那就是interface。在最近写一个小练习的时候,不仅使用到了interface,还在interface中使用了modport,但是在一开始例化的时候出了点问题,所以在这里说一下需要注意的地方。下面举一个例子,这个例子主要为了展示如何调用interface以及如何在testbench中正确例化,代码功能不重要,而且我这个代码设计的有些问题,我也就不改了emmm!!!1、RTL代码interface ticket_if(input logic clk原创 2020-12-12 11:47:55 · 5760 阅读 · 4 评论 -
SystemVerilog中interface(接口)介绍
一、interface的定义与实例化interface main_bus; wire [15:0] data; wire [15:0] address; logic[7:0] bus_request;endinterfacemodule top() main_bus bus(); //接口实例化 slave slave1( .bus(bus));endmodule二、interface的特点interface是功能强大的端口类型:1、可以简化复杂设原创 2020-12-31 09:37:48 · 12344 阅读 · 0 评论 -
SystemVerilog中常见数据类型介绍
一、常见数据类型1)bit byte(8) int(32) shortint(16) longint(64)变量类型;2)logic 定义变量,四态0 1 Z X,代替reg,wire;3)void类型表示无存储;4)var关键字表示对象是一个变量,比如 var logic[7:0] a;5)静态变量 static 自动变量 automatic6)用户使用typedef自定义类型7)枚举数据类型 enum二、枚举类型enum的使用module FSM(input log原创 2020-12-31 09:20:47 · 2252 阅读 · 0 评论 -
SystemVerilog中package(包)的介绍
一、包的定义:package 包名; endpackage包是一个独立的声明空间,多个模块共享用户定义类型。二、包中可包含的可综合的结构:1)parameter和localparam 常量定义;2)const定义变量为常数;3)typedef用户定义类型;4)automatic task、function定义(必须申明为automatic,每次调用时将分配存储区,便于综合);5)从其它包中import语句;6)操作符重载定义。三、包的引用方式:1)用范围解析操作符:原创 2020-12-31 08:46:27 · 7324 阅读 · 0 评论