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Verilog个人实践
文章平均质量分 51
嘻嘻哈哈soso
这个作者很懒,什么都没留下…
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Verilog 3-2 异步FIFO
异步FIFO原创 2022-12-14 12:21:50 · 250 阅读 · 1 评论 -
【Verilog 闯关3-1】同步FIFO
同步FIFO设计原创 2022-12-14 11:52:44 · 218 阅读 · 0 评论 -
【二次闯关——1】序列信号检测器
状态机做序列检测器原创 2022-07-04 21:29:58 · 477 阅读 · 0 评论 -
【闯关第4天】频率计
一、设计要求 设计一个可以检测时钟频率的频率计 二·、设计方案 (1)用TESTCTL.v文件产生总周期为两秒的测试时钟(即为基准时钟),在输出信号EN为1时,对待测时钟进行计数。 (2)用8个CNT10时钟级联测试分频次数(测试范围:0~256)。 (3)用REG32B文件作为寄存器,保存时钟的分频次数。 (4)Top文件中,对各个模块进行连接。 注意:测试时钟需要新输入一个时钟还是在原始时钟的基础上?本次设计采取后者,已知原始时钟周期为20us,设计测试时钟为1s,对其进行测量检验。 ..原创 2022-05-11 17:17:52 · 186 阅读 · 0 评论 -
【Verilog闯关第3天】交通灯的设计
一、设计要求 1、东西方向和南北方向各有4盏灯,分别为左拐灯、绿灯、黄灯和红灯; 2、东西方向信号灯的时间为:红灯55s,黄灯5s,绿灯40s,左拐灯15s;南北方向信号灯的时间为:红灯65s,黄灯5s,绿灯30s,左拐灯15s; 3、提交控制器程序和测试程序,观测仿真波形,并对仿真波形做分析,说明设计的正确性。 二、设计思路 利用case语句,将各种交通情况进行列举,并对对应情况进行输出。 总的设计模块包含CLK——时钟信号;RD——复位信号(低电平复位);还有DOUT——交通灯的总输出,DO原创 2022-05-09 12:38:39 · 1412 阅读 · 0 评论 -
【Verilog闯关第2天】数字秒表的设计
数字秒表设计原创 2022-05-08 19:30:25 · 2574 阅读 · 1 评论 -
【Verilog 闯关第一天】计数器
新手Verilog实践1——8位可逆计数器原创 2022-05-06 20:40:05 · 2168 阅读 · 1 评论