【Verilog闯关第2天】数字秒表的设计

一、设计要求

1.提供给计时器内部设定的时钟频率是12Hz，计时器最长时间为10min，为此需要提供一个三位显示器，显示的最长时间为9分59秒。

2.设有复位和起/停开关

（1）复位开关用于计数器清（2）起/停开关，按一下——启动；再按一下——终止。（3）复位开关任何时间均可使用，即在计时期间，按一下复位开关即对计数器清零，终止计数过程。

二、设计说明

主要有分频器、十进制计数器（秒的个位，分的个位，共计2个十进制计数器）和一个六进制计数器。设计中还需要一个复位信号，还需要在每个计数器上设置使能端作为起/停开关。设置3个四位二进制计数器作为输出。DOUT[11：9]显示分的位数;DOUT[7：4]显示秒的十位；DOUT[3：0]显示个位数秒。

三、代码

（1）产生12Hz的时钟；

//filename:clkgen.v
// Edit by xixihahasoso on 2022/5/7
// 时钟频率12HZ
//reference:郭磊《Verilog 实战教程》

module clkgen (