System Verilog总结 第四章 连接设计和测试平台

4.2.3 使用modport将接口中的信号分组
（1）modport   //将信号分组，指定方向   P71
         MONITOR modport  //使测试平台能够连接到新增的monitor   
4.2.4 在总线设计中使用modport
（1）CPU(内存总线模型)：驱动信号
         内存：接收信号，驱动ready信号
         主从设备：驱动data信号
         总线仲裁器：只看request,grant
         接口的四个modport：主、从设备，仲裁器，监视
4.2.5 创建接口监视模块
（1）MONITOR modport    //创建总线监视模块
         需要解码指令打印出总线状态：完成、失败等
4.2.6 接口的优缺点

4.3 激励时序
控制通信时序
4.3.1 使用时钟块控制同步信号
（1）时钟块：指定同步信号相对于时钟的时序，时钟块中的任何信号都将同步地驱动或采样，保证了测试平台在正确的时间点与信号交互。
        接口可包含多个时钟块，每个块中只有一个时钟表达式。
        @(posedge clk) //单时钟沿
       @(clk)   // DDR时钟（双数据率）
       default   //时钟偏移
       @arbif.cb   // 等待时钟（测试平台）
（2）p73