system verilog基础知识

1、`ifndef   SPT :    if not define 宏定义判断,作用是防止多重定义。
       define SPT:宏定义
2、class: 在类的实例中调用方法
      extends: 继承
3、Transaction及field_automation 
    Transaction是整个验证平台中流动的信息单元。Sequence产生出transaction,通过sequencer把此transaction转交给driver,driver根据此transaction的信息驱动接口信号。Monitor监测接口数据,并把数据封装成transaction的形式传递给reference model或者scoreboard。
Uvm_field_array_A:动态数组(A:动态数组中存放的内容的类型)

UVM_ALL_ON: 把所有data feature都打开,包括copy, compare, print等
UVM_ALL_ON Set all operations on (default).
UVM_DEFAULT Use the default flag settings.
UVM_NOCOPY Do not copy this field.
UVM_NOCOMPARE Do not compare this field.
UVM_NOPRINT Do not print this field.
UVM_NODEFPRINT Do not print the field if it is the same as its
UVM_NOPACK Do not pack or unpack this field.
UVM_PHYSICAL Treat as a physical field. Use physical setting in policy class for this field.

  • 2
    点赞
  • 23
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
SystemVerilog 是一种硬件描述语言(HDL),用于设计和验证数字电路。它是 Verilog HDL 的扩展,添加了一些新的特性和功能,使其更适用于现代的设计需求。SystemVerilog 支持面向对象编程,可以定义类和对象,并使用类继承和多态等概念。 以下是一些 SystemVerilog基础知识: 1. 模块(Module):SystemVerilog 中的模块用于描述数字电路的功能单元。它有输入和输出端口,并包含一些行为和数据逻辑。 2. 端口(Port):模块的输入和输出信号被定义为端口。端口可以是输入、输出或双向的,并且可以具有不同的数据类型(如整数、浮点数、位向量等)。 3. 数据类型:SystemVerilog 提供了丰富的数据类型,包括整数、实数、位向量、结构体、联合体等。这些数据类型可以用于定义变量和信号。 4. 运算符:SystemVerilog 支持各种运算符,包括算术运算符、逻辑运算符、位运算符等。 5. 控制结构:SystemVerilog 提供了常见的控制结构,如 if-else 语句、for 循环、while 循环等,用于实现条件判断和循环操作。 6. 时序控制:SystemVerilog 提供了时序控制语句,如延时语句和事件触发语句,用于模拟数字电路中的时序行为。 7. 任务和函数:SystemVerilog 允许在模块中定义任务和函数,用于执行一些特定的操作或计算。 8. 仿真和验证:SystemVerilog 可以用于编写测试代码,进行数字电路的仿真和验证。它提供了一些特定的语法和功能,用于生成测试向量、检测错误等。 这些是 SystemVerilog基础知识,希望对你有所帮助!如果你还有其他问题,请继续提问。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值