知识，既贵，又便宜。

Unixbench 2D测试和x11perf测试

FIO测试是一种针对硬盘读写性能的benchmark测试

benchmark fio源码分析

IOZone是目前应用非常广泛的文件系统测试标准工具。

CPU设计验证概览

本文主要参考OpenSPARC T2官方说明：https://www.oracle.com/servers/technologies/opensparc-t2-page.html1. 工程概况官方testench主要有四个：cmp1，cmp8，fc1，fc8 工程分块描述Design源文件 由verilog编写； testbench相关的激励驱动器、监视器 由vera编写； testbench中SOC的参考模型 由systemC编写； 仿真运行脚本 由perl编写； verilo

本文记录的相关源工程和文件为：core-v RISCV核功能验证工程：https://github.com/openhwgroup/core-v-verifcore-v 验证策略：https://core-v-docs-verif-strat.readthedocs.io/en/latest/#core-v系列核cva6工程：https://github.com/openhwgroup/cva6core-v系列核cv32e40p工程：https://github.com/openhwgroup/cv3

riscv指令集自测试用例，是一种能够自我检测指令集运行成功还是失败的测试程序。这些程序均由汇编语言编写 对于R-I指令测试有操作数激励测试、寄存器激励测试、旁路设计测试、测试0号寄存器、特殊立即数格式测试。 对于R-R指令测试有操作数激励测试、寄存器激励测试、旁路设计测试、测试0号寄存器旁路设计测试 在工具链中的各测试文件中定义了很多宏，对于DEST_BYPASS情形，通过在待测指令和数据相关的运算指令间插入0~2条NOP指令来实现，此时待测指令的目标寄存器与运算指令的源操作数寄存器相同，并循环执

force-risc是由OpenHW开发的一款针对RISCV的指令集测试激励生成器，目前支持RV64的I、M、A、Zicsr、F、D、C、V（0.9版本）指令生成，且支持M/U/S三种工作模式，且支持动态虚拟内存管理动态，全页异常控制，存储子系统验证等特征，支持可配置状态转换，指令集模拟器互动，测试激励python脚本生成等功能。该工具已应用于64位的RISCV CPU设计，正在研究32bit的支持。动态指令集生成器的验证架构静态指令集生成器的验证架构优势通过python API实现的

本分析重点关注该repo向量扩展部分。1. repo简介该repo是指令集验证的仿真环境包括，大部分是指令集的测试用例，也包含了一些模拟器，如riscvOVPsimPlus。主要介绍的是riscvOVPsimPlus指令集模拟器，riscvOVPsimPlus（下面统称ISS）是imperas公司在riscvOVPsim基础上扩充了向量扩展的指令集模拟器，该repo于今年9月份部分开源什么叫部分开源呢？首先该repo必须在imperas官网注册下载，而且必须是企业用户（免费邮箱人家瞧不上.

rvv-test是compiler公司开源的github上的用于riscv向量扩展指令的指令测试集API，借助rvv-test内的函数，可以生成用于某条向量指令的c语言测试激励。