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RSS订阅原创 计算机中的原码、反码、补码
如果按照上面规则计算[1 0000000]补的原码，得到的是[0 0000000]原，这是不对的，所以在8进制补码中，-128没有对应的原码，将+0的原码反码补码来做为-128的原码补码反码。1 - 1 = 1 + (-1) = [0 0000001]补 + [1 1111111]补 = [0 0000000]补 = [0 0000000]原。(-1)+(-127) = [1 1111111]补 + [1 0000001]补 = [1 0000000]补 = -128。
2024-08-08 11:00:28
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原创 Xilinx 4种触发器（FDCE，FDPE，FDRE，FDSE）
FDCE:D Flip-Flop with Clock Enable and AsynchronousResetFDPE:D Flip-Flop with Clock Enable and AsynchronousSetFDRE:D Flip-Flop with Clock Enable and SynchronousResetFDSE:D Flip-Flop with Clock Enable and SynchronousSetClock Enable信号只限制数据输出，不限制复位执行。
2024-08-03 11:32:16
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原创 理解计算机中浮点数的表示
11.11(bin)用标准二进制浮点数表示为1.111 * 2^1(bin), 所谓标准即整数部分要保持为1；尾数：11100000000000000000000(bin) (后面补了20个0，因为尾数有23位)；举个例子，十进制小数3.75(dec)用二进制表示为11.11(bin);那么二进制浮点数表示法是怎么样的呢？有没有看到这种表示方法小数点是可以浮动，所以才叫浮点数！阶码：2的几次方就是几阶，所以这里是1阶，，即10000000(bin)；浮点数是表示小数的一种方法。符号：0，表示正数；
2024-06-07 16:51:04
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1原创 BRAM 写模式解释 (write_first, read_first, no_change)
对于read_first模式，BRAM在时钟上升沿2准备将数据16‘h1111写到地址8’hbb处，在Delay不到1个时钟周期的时间后，DOUTA变为了old MEM(bb)，即地址8'hbb的旧值，所以在时钟上升沿2，BRAM同时进行了对地址8’hbb的写操作和读操作，但读出的值为先前的旧值而非最新的16'h1111。BRAM写模式一共有三种，分别是write_first、read_first和no_change。
2024-03-26 17:05:43
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原创 Vivado中MIPI CSI-2 Rx Subsystem IP配置
Second Tab配置IP时钟资源的来源，第一个选项表示在IP核内部生成时钟供IP使用(会消耗PLL/MMCM)，第二个选项表示IP核使用其他MIPI RX IP输出的时钟(不会额外消耗时钟资源)。所以MIPI RX IP核有Master和Slave的概念，Master MIPI RX IP通过PLL/MMCM在内部生成时钟，该时钟可以提供给其他Slave MIPI RX IP使用。通过Vivado在IP Catalog选择MIPI CSI-2 Rx Subsystem IP。②配置MIPI线速率。
2024-03-26 15:59:20
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原创 Vivado中URAM通过XPM例化
Xilinx Ultrascale系列FPGA包含URAM资源，在Vivado IP Catalog中无法通过GUI方式对URAM进行例化，下面是通过XPM例化一个真双口URAM，PortA和PortB使用同一时钟，地址位宽12bit，数据位宽256bit，深度为3072，内存容量为1048576bit，字节写使能为32bit。
2024-03-26 15:21:26
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原创 在Vivado FIFO IP中设置Output Register
在Vivado中可以在例化FIFO时勾选output register，勾选后FIFO会在打一拍后输出。非output register模式下的FIFO，在写入一个数据后的下下个时钟周期将写入数据读出。output register模式下的FIFO，在写入一个数据后的下个时钟周期将写入数据读出。
2024-03-26 15:02:28
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空空如也
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