verilog编程always@（）内部敏感时钟不能出现时钟的上升和下降沿，行为级仿真可行，但不可综合

最新推荐文章于 2022-06-29 22:26:44 发布
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文章标签： verilog
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版权
在Verilog编程中，使用`always @(posedge CLK or negedge CLK)`会导致综合错误，因为实际不存在同时响应时钟上升沿和下降沿的触发器。文章介绍了这一常见错误，并提醒开发者注意行为级仿真与综合的区别。
摘要由CSDN通过智能技术生成

这里写自定义目录标题


verilog编程always@（）内部敏感时钟不能出现时钟的上升和下降沿，行为级仿真可行，但不可综合

always@***(posedge CLK or negedge CLK*** or negedge RS)
该语句综合报错，因为实际不存在上升沿和下降沿同时可触发的触发器

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