FPGA学习之Verilog语法

最新推荐文章于 2022-04-20 22:22:26 发布
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本文是关于FPGA学习的笔记，主要聚焦Verilog语法，包括代码设计规范、reg（组合和时序逻辑）以及Wire（组合逻辑）。Verilog的always块用于描述信号变化，reg用于存储信息，wire则用于连接模块输入输出。了解这些基础知识对于FPGA设计至关重要。
摘要由CSDN通过智能技术生成

FPGA学习之Verilog语法

最近在学FPGA，做点笔记。。。

1.Verilog代码设计规范

1.一个always只产生一个信号，一个信号只能在一个always中赋值

2.always 是描述一个信号的方法，在某种情况下，这个信号的值为多少；在其他情况下，值又为多少，全部要考虑清楚

3.条件判断只用 If - else / if - else if - else 和case

4.敏感列表含有 posedge 或 negedge 的一定是时序逻辑

5.设计时，想要立即有结果，用组合逻辑； 想延时一拍再输出，用时序逻辑

6.always中的信号一定用reg 定义，非always中的信号一定用wire定义

7.时序逻辑用非阻塞赋值（<=)，组合逻辑用阻塞赋值（=）

2.reg（组合和时序逻辑）

reg和wire类似，但它可以用来存储信息（状态），就像寄存器

1.reg可以连接到模块实例化的输入端口

2.reg不能连接到模块实例化的输出端口

3.reg可以用作实际模块声明中的输出

4.reg不能用作实际模块声明中的输入

5.reg时always模块中 &#

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