Xilinx Transceivers Wizard IP设计与配置

本文基于Xilinx ultrascale架构FPGA，给出了24.33024G以及10.1376G两种点钟速率gty transceiver时钟方案以及用户侧逻辑的实现方案和Transceivers Wizard IP的一些配置，对从事serdes接口设计相关的硬件和逻辑同学有一定的参考价值。总结如下：

原始gtwizard_ultrascale_0配置页面功能说明

System选项卡

可以选择GT的类型(GTH/GTY)和协议(Strart from scratch,Cpri,204B/C等)，如果选用某一协议，那么工具会根据协议的一些特性，默认的勾选一些选项，同时生成的代码中，状态机和Serdes的对应关系会有所不同（比如选择204B协议，那么自动生成的代码仅生成一个状态机，同时控制多个Serdes；如果使用Strart from scratch，则一个Serdes对应一个状态机）。

Transmitter选项卡

线速率设置；参考钟速率设置，根据实际需要设置线速率与硬件输入参考钟频率。Serdes的PLL选择，某些速率仅支持CPLL或者QPLL，某些速率两种PLL均支持。在选择FPGA中的GT模块的CPLL（Core PLL）和QPLL（Quad PLL）时，需要考虑几个关键因素：

1. 时钟频率需求：CPLL通常用于提供1.6GHz到3.3GHz的时钟频率，而QPLL则可以提供更高频率的时钟，例如在GTX中，QPLL支持5.93GHz到12.5GHz的频率范围，具体取决于所选的频段。
2. 收发器数量：如果设计中只使用单个或少数几个GT通道，CPLL可能是足够的。但如果在一个Quad内使用多个通道，QPLL可以为这些通道提供时钟，从而节省外部时钟资源。
3. 时钟管理：QPLL允许在一个Quad内的多个通道之间共享时钟资源，这可以简化时钟管理并减少所需的外部时钟数量。
4. 性能要求：对于高性能应用，特别是在线路速率超过6.6Gb/s时，QPLL是首选，因为它提供了更高的频率和更好的性能。

5. Encoding and Clocking选项卡（PCS相关设置）

选择对应的位宽及是否使用8B10B,64B/66B等编码；buf 使能选择，一般考虑到BUFG的资源占用，尽量勾选使用BUF；

optional features/structural options选项卡

选择需要使用的COMMA值，一般使用K28.5；对齐模式，一般使用默认配置，如有特殊需求，可使用two byte或者four byte模式；其他PRBS测试模块与环回测试(input，一般有近端PMA环回、远端PMA环回、近端PCS环回和远端PCS环回)等模式不作介绍。

Transceivers Wizard ip 24GHz实例

速率支持	GTH支持到16.3G；GTY支持到32.75G；
器件结构	quad整体结构：整体结构没变： common： （1）两个QPLL：QPLL0和QPLL1。 （2）QPLL0 VCO频率从9.8到16.3GHz；QPLL1 VCO频率从8.0到13.0GHz。 （3）GTH的VCO频率等于线速率，GHY的VCO频率等于线速率的二分之一。 （4）QPLL0和QPLL1工作在不同的VCO频率下，满足一个quad内部不同的线速率支持。 （5）QPLL参考时钟选择控制：显著特点为可以从上/下相邻两个quad共用参考时钟。但需注意：线速率在16.375G以上时，QPLL只能选择本quad的两个本地参考钟。 （6）QPLL结构：显著特点增加了小数倍的fractional-N反馈回路，fractional-N具有24bit的频率精度，使参考时钟的选取更灵活。 但需注意：线速率在16.375G以上时，fractional分频器固定被旁路。 CHANNAL： （1）1*CPLL；1*Transmitter；1* receiver。 （2）TX和RX有单独的时钟选择控制，时钟源可以选择本channal cpll或者QPLL。因此可以支持一个channal收发不同速率的场景。 （3）serdes恢复时钟直接来自PMA，并且内部集成了serdes恢复时钟选择控制。 （4）cpll的VCO频率范围为：2GHz-6.25GHz，线速率最高支持12.5G。
时钟方案	1、有三种模式可选：（1）输入模式（IBUFDS_GTE3）：增加了ODIV2时钟输出和该时钟的选择控制，应用起来更加灵活。；（2）输出模式：单个channal恢复钟直接经过OBUFDS_GTE3输出到参考时钟管脚，作为外部中频锁相环的参考钟；也可多个channal恢复钟直接连到OBUFDS_GTE3_ADV上，由COMMON控制RX_RECCLK0_SEL和RX_RECCLK1_SEL选择使用哪个channal的恢复钟作为外部中频锁相环的参考钟。该种模式主要应用于输出的中频锁相环参考时钟需要反复切换的场景。 2、由于serdes恢复钟可以选择为专用管脚，因此无需做额外的恢复时钟网络设计，恢复钟的质量就得到了保障。
其他	transceiver支持内部8byte和16byte模式。 ultrascale gty transceiver PCS中Gearbox有两种模式：Asynchronous Gearbox模式和Synchronous Gearbox模式。

Serdes降功耗设计

xilinx serdes支持时钟和数据链路的开关控制，可根据实际需求关闭不用的serdes以降低FPGA功耗与发热。