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RSS订阅原创 数字IC设计流程
c）通常设计中会存在大量的违例路径，STA要修大量的setup、hold等，如何修这些违例，可以体现工作经验的重要性。此外，如果是前端修timing违例，一般会修的很快，但是会带来一个重大的问题，代码被前端修改后是否存在新的bug，还需重新仿真确认，仿真会消耗掉数以月计的时间，所以除非万不得已，不会找前端修timing。目的：完成芯片中数字部分的高层次算法或架构的分析与建模，为硬件提供一个正确的软件功能模型，更为重要的是，通过大量的高层次仿真和调试，为RTL实现提供总体性的设计指导。主要指标是功能覆盖率。
2023-05-05 21:52:56
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转载 FPGA时序约束理论之xdc约束优先级（8）
XDC约束优先级在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。 虽然执行顺序是从前到后，但优先级却不同；就像四则运算一样，±x÷都是按照从左到右的顺序执行，但x÷的优先级比±要高。时序例外的优先级从高到低为：...
2021-06-20 09:59:02
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原创 FPGA时序约束理论之伪路径（7）
1. 什么是伪路径？ 伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发生，那Vivado综合后会自动优化掉，因此我们无需考虑这种情况。...
2021-06-19 16:18:51
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原创 FPGA时序约束理论之多周期路径（6）
1. 单周期路径前面的时钟周期约束，都是按照单周期关系进行分析数据路径，即数据的发起沿和采样沿是最邻近的一对时钟沿，如下图所示。
2021-06-19 16:00:09
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原创 FPGA时序约束理论之Tcl命令的对象和属性（3）
get_pins 、get_ports 、get_cells、get_clocks、get_netsget_clocks的对象是通过create_clocks或者create_generated_clocks创建的时钟，不在硬件上直接映射1. port 通过Tcl脚本查看port的属性，有一个port是 clk_pin_p，采用如下脚本：set inst [get_ports clk_pin_p]report_property $inst显示如下：get_po...
2021-06-19 13:24:11
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原创 FPGA时序约束理论之时序路径和时序模型（2）
1.四大时序路径输入端口到FPGA内部第一级触发器的数据输入端口 FPGA内部触发器之间的路径：寄存器
2021-06-19 10:34:37
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原创 FPGA时序约束理论之建立保持时间（1）
1. 首先看一下什么是时序约束？通俗地说，就是告诉软件(vivado)从哪个pin输入信号，输入信号需要延迟多久，时钟周期是多少，让软件在布局布线后能后满足我们de要求，
2021-06-19 09:43:47
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原创 linux操作系统学习 （1）
学习目标：提示：这里可以添加学习目标例如：一周掌握 Java 入门知识学习内容：提示：这里可以添加要学的内容例如：1、 搭建 Java 开发环境2、 掌握 Java 基本语法3、 掌握条件语句4、 掌握循环语句学习时间：提示：这里可以添加计划学习的时间例如：1、 周一至周五晚上 7 点—晚上9点2、 周六上午 9 点-上午 11 点3、 周日下午 3 点-下午 6 点学习产出：提示：这里统计学习计划的总量例如：1、 技术笔记 2 遍2、CSDN 技术博客 3 篇
2021-03-01 22:19:25
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原创 第一篇博客
目录1. 写博客的目的2. CSDN官方指导功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入1. 写博客的目的很早之前自己按照知乎上的教程搭建过一次博客网站，后来因为懒，因为考研就一直没有去写和编辑。现在逐渐开始往FPGA和嵌入
2021-02-26 11:05:36
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空空如也
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