FPGA时序约束理论之时序路径和时序模型（2）

1.四大时序路径

1. 输入端口到FPGA内部第一级触发器的数据输入端口
2. FPGA内部触发器之间的路径：寄存器的时钟输入端口到下一级寄存器的数据输入端口
3. FPGA内部最后一级触发器的时钟输入端口到输出端口
4. 输入端口到输出端口

2.四大时序路径图和对应需要应用的约束

 3.说明

• 对路径2：分析根据寄存器的Tco延迟和组合路径延迟分析setup time和hold time是否满足
• 对路径1和3：加入input delay 和output delay来分析，setup time和hold time是否满足
• 其中，对路径2的同步电路最为关心

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4.时序模型

• 典型时序模型

• 建立时间分析：

1. Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级寄存器之间的布线延迟；Tsetup为收端寄存器建立时间；Tskew为两级寄存器的时钟歪斜，其值等于时钟同边沿到达两个寄存器时钟端口的时间差；Tclk为系统所能达到的最小时钟周期。
2. 为了满足建立时间，则必须满足这个公式：

Tclk + Tskew >= Tco + Tlogic + Trouting + Tsetup

     3. 说明 ：

             * Tskew分为positive skew 和negative skew，positive skew增加建立时间的余量，negative减少建立时间的余量。

             * 系统稳定后，都会是positive skew状态，但是同步设计的Tskew可以忽略，因为FPGA的时钟数会尽量保证每个寄存器的延迟一致。

             * 建立时间的分析和约束是从第一个数据的发射沿到是第一个数据的采样沿。

• 保持时间分析：

1.  保持时间的意思就是：寄存器2在采样沿时刻刚刚采样到寄存器1在发射沿时刻发送的数据，如果寄存器1在采样沿时刻发出的数据过快到达寄存器2，就会冲掉前面的数据。
2. 根据上面意思，满足保持时间，必须满足这个公式：

Tco + Tlogic + Trouting >= Tskew + Thold 

     3. 对保持时间的分析和约束：可以看第一个数据的发射沿或者第二个数据的发射沿

• 总结:

Tco 和 Tsu、Thd一样都与芯片工艺有关，所以只能通过Tlogic 和 Trouting 来改善 Tclk。

其中Tlogic 和代码风格有关，Trouting和布局布线策略有关。