Verilog
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Virogous
抖动产生、测试
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Vivado+Verilog学习记录(二)--异步FIFO
这篇博文主要记录在写异步FIFO中遇到的问题,具体的异步的FIFO的时序可以参考其他文章。本博文的异步FIFO的思路(调用FPGA的FIFO IP核):(1)当写操作写满,或者读操作读空后,需要等待最慢周期的60个周期,因此需要设计一个二段式的状态机,分为等待状态和FIFO读写状态;always @(*) begin case(write_state) W_IDLE: begin if ( write_wait_counter == 8'd79) begin原创 2021-03-24 20:51:30 · 1702 阅读 · 0 评论 -
Vivado+Verilog学习记录(一)
1. led_test`timescale 1ns / 1psmodule led_test( input clk, input rst, (* MARK_DEBUG="true" *)output reg[3:0] led ); (* MARK_DEBUG="true" *)reg[31:0] counter; always@(posedge clk or negedge rst) begin if(!rst)原创 2021-03-23 10:04:35 · 1034 阅读 · 0 评论