FPGA系统性学习笔记连载_Day19【综合实验】之【数字钟】【Intel Cycle IV FPGA平台验证】

FPGA系统性学习笔记连载_Day19【综合实验】之【数字钟】【Intel Cycle IV FPGA平台验证】

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连载《叁芯智能fpga设计与研发-第19天》 【综合实验】之【数字钟】【Intel Cycle IV FPGA平台验证】

原创作者：紫枫术河 转载请联系群主授权，否则追究责任

本实验是第一个综合实验，要求设计一个数字钟，请读者先自己练习，再参考我的代码，如果能独立做完本实验，你已经入门了。

一、实验要求：

1、支持时钟时分秒自动计时功能

2、支持设置闹钟功能，闹钟时间到，利用蜂鸣器播放音乐，闹钟时间1分钟

3、支持时钟的时间调整功能，在进行时钟调整时，相应的调整位要实现闪烁功能

4、支持闹钟时间调整功能，在进行时钟调整时，相应的调整位要实现闪烁功能

5、支持4个led灯；

5.1、1个led做呼吸灯，当闹钟响铃时，呼吸灯开始执行

5.2、3个led做模式切换指示灯，表明数字钟当前在计时界面、时钟修改界面、闹钟修改界面

6、4个按键

模式切换按键、选择调整位按键、加按键、闹钟消音按键

二、设计框架

注意：综合实验是需要自己练习的，相信看到这篇文章的时候你已经算是入门了，我仅给出自己的一种设计思路

仅供参考，每个人的设计方