2020年06月_FPGA技术江湖

原创直接扩频通信（中）Verilog 实现

今天给大侠带来直接扩频通信，由于篇幅较长，分三篇。今天带来中篇，也是第二篇，系统的verilog实现。话不多说，上货。导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本章为整体工程的设计，将按照自己设计思路介绍整个设计的程。硬件电路设计和C语言程序设计有着本实上的区别。各位大侠可依据自己的需要进行阅读，参考学习。第二篇内容摘要：本篇介绍系统的 verilog 实现。根据个人的设计经验，在硬件设计中，以整个系统...

2020-06-30 12:22:04 2300 1

原创直接扩频通信（上）理论基础

今天给大侠带来直接扩频通信，由于篇幅较长，分三篇。今天带来第一篇，上篇，基础理论介绍，接下来还会介绍“系统Verilog 实现”以及仿真等相关内容。话不多说，上货。导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。包括扩频通信、m 序列的产生、汉明码和补充说明，各位大侠可依据自己的需要进行阅读，参考学习。第一篇内容摘要：本篇会介绍“理论基础”，包括扩频通信、M序列、汉明码等内容，还会...

2020-06-29 10:44:00 5260

原创 MCU和CPU有什么区别?

MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。MCU按其存储器类型可分为无片内ROM型和带片内ROM型两种。对于无片内ROM型的芯片，必须外接EPROM才能应用（典型芯片为8031）。带片内ROM型的芯片又分为片内EPROM型（典型芯片为87C51）、MA...

2020-06-28 10:11:00 16312

原创使用LativeLink时，DO文件编制步骤

今天和大侠简单聊聊使用LativeLink时，DO文件编制步骤，话不多说，上货。端午安康1. 按照LativeLink方式，在QuartusII中点击[EDA RTL Simulation]或[EDA Gate level Simulation]；2. 在ModelSim的Sim窗口中，选择添加下层模块的信号；3. 修改信号的显示格式；4. 保存信号波形：点击[File]-[Save Format...]或者点击存盘图标，保存为”wave_<命名&...

2020-06-28 10:09:31 150

原创毕设：基于FPGA的FIR数字滤波器设计

今天给大侠带来在毕业设计之基于FPGA的FIR数字滤波器设计，仅供大侠参考，话不多说，上货。本篇介绍基于FPGA的FIR数字滤波器设计，针对毕业设计要做的基本工作有如下几点：（一）掌握有限冲击响应FIR（Finite Impulse Response， FIR）的基本结构，研究现有的实现方法，对各种方案和步骤进行比较和论证分析，然后针对目前FIR数字滤波器需要的特点，速度快和硬件规模小，作为指导思想进行设计计算。（二）基于硬件FPGA的特点，利用Matlab软件以及...

2020-06-28 10:07:14 21937 4

原创基于FPGA的千兆以太网设计

今天给大侠带来基于FPGA的千兆以太网设计，话不多说，上货。一、设计概述由于设计比较复杂，本篇带来设计流程以及设计思路，仅供各位大侠参考。本篇通过管理数据输入输出MDIO配置PHY寄存器，使其工作在千兆通信模式下。FPGA通过ddio_out的IP核将数据单沿转双沿通过TX发送到PHY-A，PHY—B把收到的数据RX通过ddio_in的IP核双沿转单沿给FPGA采集，实现FPGA与PHY的交互通信。通过FPGA的SDRAM控制模块对SDRAM进行读写和刷新的操作，从而进行数据的存..

2020-06-27 11:47:49 4190 1

原创使用LativeLink时，DO文件编制步骤

今天和大侠简单聊聊使用LativeLink时，DO文件编制步骤，话不多说，上货。端午安康1. 按照LativeLink方式，在QuartusII中点击[EDA RTL Simulation]或[EDA Gate level Simulation]；2. 在ModelSim的Sim窗口中，选择添加下层模块的信号；3. 修改信号的显示格式；4. 保存信号波形：点击[File]-[Save Format...]或者点击存盘图标，保存为”wave_<命名&...

2020-06-27 11:46:50 228

原创 FIR数字滤波器设计（下）

今天给大侠带来FIR数字滤波器设计，由于篇幅较长，分三篇。今天带来第三篇，FIR数字滤波器设计，包括窗函数法设计FIR滤波器、频率采样法设计FIR滤波器以及基于firls函数和remez函数的最优化方法设计FIR滤波器。话不多说，上货。这里也超链接了上、中两篇，方便参考学习。FIR数字滤波器设计（上）FIR数字滤波器设计（中）数字滤波器的输入输出均为数字信号，信号通过数字滤波器后，可以改变频率成分的相对比例或滤除某些频率成分。数字滤波器可以分为IIR数字滤波器和FIR数字滤波..

2020-06-27 11:23:23 9210 1

原创一周掌握 FPGA VHDL Day 7 暨汇总篇

今天给大侠带来的是一周掌握 FPGA VHDL Day 7，今天开启第七天，带来VHDL综合。由于综合内容篇幅较短，本篇也带来一周的汇总篇，话不多说，上货。VHDL语言七、VHDL综合把VHDL描述转化为门级电路描述，设计过程中的每一步都可称为一个综合环节。(1) 从自然语言转换到VHDL语言算法表示，即自然语言综合；(2) 从算法表示转换到寄存器传输级(Register Transport Level， RTL)，即从行为域到结构...

2020-06-27 11:22:06 269

原创一周掌握 FPGA VHDL Day 6

今天给大侠带来的是一周掌握 FPGA VHDL Day 6，今天开启第六天，带来VHDL仿真。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。VHDL语言六、VHDL仿真仿真（Simulation，也称模拟），不接触具体的硬件系统利用计算机对电路设计的逻辑行为和运行功能进行模拟检测，较大规模的VHDL系统设计的最后完成必须经历多层次的仿真测试过程，包括针对系统的VHDL行为仿真、分模块的时序仿真和硬件仿真，直至最后系统...

2020-06-27 10:56:09 366

原创 FIR数字滤波器设计（中）

今天给大侠带来FIR数字滤波器设计，由于篇幅较长，分三篇。今天带来第二篇，FIR数字滤波器设计基础，包括FIR数字滤波器的特点、线性相位条件以及基本结构。话不多说，上货。数字滤波器的输入输出均为数字信号，信号通过数字滤波器后，可以改变频率成分的相对比例或滤除某些频率成分。数字滤波器可以分为IIR数字滤波器和FIR数字滤波器。本篇只介绍FIR数字滤波器的设计，可以根据所给定的频率特性直接设计FIR数字滤波器。FIR数字滤波器在保证幅度特性满足要求的同时，能够做到严格的线性特性。本篇采用了.

2020-06-23 12:33:05 2229

原创 FIR数字滤波器设计（上）

今天给大侠带来FIR数字滤波器设计，由于篇幅较长，分三篇。今天带来第一篇，数字滤波器介绍，包括数字滤波器概述、分类以及设计指标。话不多说，上货。数字滤波器的输入输出均为数字信号，信号通过数字滤波器后，可以改变频率成分的相对比例或滤除某些频率成分。数字滤波器可以分为IIR数字滤波器和FIR数字滤波器。本篇只介绍FIR数字滤波器的设计，可以根据所给定的频率特性直接设计FIR数字滤波器。FIR数字滤波器在保证幅度特性满足要求的同时，能够做到严格的线性特性。本篇采用了窗函数法、频率采样法..

2020-06-23 12:32:05 1255

原创一周掌握 FPGA VHDL Day 5

今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。VHDL语言五、常用电路的VHDL程序计数器：比较器：奇数倍分频：8位奇偶校验电路：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY p_check IS PORT (a: ...

2020-06-23 12:29:08 269

原创一周掌握 FPGA VHDL Day 4

今天给大侠带来的是一周掌握 FPGA VHDL Day 4，今天开启第四天，带来状态机在VHDL中的实现。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。VHDL语言四、状态机在VHDL中的实现4.1 Moore 状态机的VHDL描述输出仅取决于其所处的状态。LIBRARY IEEE；USE IEEE.Std_ Logic_1164.ALL；ENTITY Moore ISPORT（ Reset, Cloc...

2020-06-23 12:27:54 286

原创在FPGA中何时用组合逻辑或时序逻辑

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BU

2020-06-20 13:50:14 1121

原创一周掌握 FPGA VHDL Day 3

今天给大侠带来的是一周掌握 FPGA VHDL Day 3，今天开启第三天，下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。VHDL语言三、VHDL语句3.1 并行语句在结构体中的执行是同时进行，执行顺序与书写顺序无关。并行信号赋值语句 a. 简单赋值语句目标信号名 <= 表达式（目标信号的数据类型与右边表达式一致）ARCHITECTURE Behavior OF ...

2020-06-20 13:49:19 529

原创一周掌握 FPGA VHDL Day 2

今天给大侠带来的是一周掌握 FPGA VHDL Day 2，今天开启第二天，带来VHDL的基本结构，话不多说，上货。每日十分钟，坚持下去，量变成质变。VHDL的基本结构二、VHDL的基本结构实体（Entity）：描述所设计的系统的外部接口信号，定义电路设计中所有的输入和输出端口；结构体 (Architecture)：描述系统内部的结构和行为；包集合 (Package)：存放各设计模块能共享的数据类型、常数和子程序等； ...

2020-06-19 11:29:56 298

原创一周掌握 FPGA VHDL Day 1

今天给大侠带来的是一周掌握 FPGA VHDL Day 1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程，当然，学习 VHDL 语法也是一样，首先你要了解什么是VHDL，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。每日十分钟，坚持下去，量变成质变。VHDL语言VHDL:VHSIC Hardware Description Language....

2020-06-18 17:57:52 619

原创基于FPGA的二进制转BCD设计（附代码）

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BU

2020-06-18 17:54:14 1426

原创嵌入式中位宽的计算

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BU

2020-06-18 17:53:16 418

原创基于FPGA的多路选择器设计（附代码）

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BU

2020-06-16 10:16:28 1934

原创 MicroBlaze串口设计（附源工程）

今天给大侠带来 MicroBlaze 串口设计，开发板实现使用的是Digilent basys 3，如有想要入手basys3开发板的，可以联系牛总：18511371833。话不多说，上货。“FPGA产品设计与研发 ” 零基础入门及就业本篇通过原理图设计，学习MicroBlaze基本结构，通过Tcl脚本创建简单的MicroBlaze工程，实现MicroBlaze调用UART模块，完成串口打印功能，掌握在模块化设计中，MicroBlaze最小系统的组成，学会导出、建立以及运行基于SDK的...

2020-06-15 10:03:45 2226 3

原创基于 FPGA Vivado 信号发生器设计（附源工程）

今天给大侠带来基于 FPGA Vivado 信号发生器设计，开发板实现使用的是Digilent basys 3，如有想要入手basys3开发板的，可以联系牛总：18511371833。话不多说，上货。本篇掌握基于 FPGA Vivado 信号发生器设计（附源工程），掌握基于添加文件和IP的Vivado工程设计流程，掌握基于Tcl的Vivado工程设计流程，学习信号发生器的基本组成结构。获取本篇相关源工程代码，可在公众号内回复“信号发生器设计源工程”。设计原理信号发生器...

2020-06-15 10:03:00 6911 34

原创在FPGA中，同步信号、异步信号和亚稳态的理解

叁芯智能科技-郝旭帅团队打造“FPGA 设计与研发”学习系列，可以让设计者从“小白”到“入门”再到“精通”。本系列从基础的数字电路为起点，避免学习者“腾空造楼”；中间讲解各类基础外设驱动，保证设计能力逐步加深；后期讲解 FPGA 设计理论和复杂外设、协议驱动实现，确保与现实企业研发对接。学习过程中涉及 INTEL（原 Altera）、XILINX 等多家设计方法，让学习者掌握主流设计工具、仿真工具等使用。本次学习系列学习时间为“100”天，7月5日线下开班，欢迎想要学习的朋友和我们一起奋战 240..

2020-06-15 09:56:37 545

空空如也

空空如也