verilog
梦远花落白衣衫
这个作者很懒,什么都没留下…
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EDA课设:12/24小时数字钟设计
设计要求:1.设计一个12/24小时制数字钟。2.按下时调整键,“时”迅速增加,并按24/12小时制规律循环。3.按下分调整键,“分”迅速增加,并按60分制规律循环。4.按下秒清零键,“秒”清零。5.整点报时,从59分55秒开始报时,每隔一秒报时一次。6.具有12/24小时显示切换的功能。7.增加万年历功能,输入2000~2100年任意一天日期,输出为周几。8.具有按键切换功能,在...原创 2020-01-23 14:25:03 · 7656 阅读 · 1 评论 -
Verilog利用状态机实现的交通灯控制
设计要求:A路和B路,每路都有红、黄、绿三种灯,持续时间为:红灯45s,黄灯5s,绿灯40s。A路和B路灯的状态转换是:(1)A红,B绿(2)A红,B黄(3)A绿,B红(4)A黄,B红Verilog代码:module traffic_light(input clk,rst, output reg[5:0] z);reg[6:0] time_count;reg[1:0] st...原创 2019-12-13 09:33:19 · 9824 阅读 · 6 评论 -
2-4优先编码器的verilog实现
真值表如下图:根据真值表直接书写代码:module encode(a,b,c,d,o1,o2);input a,b,c,d;output o1,o2;reg o1,o2;always@(a or b or c or d)begin if(a==1) {o1,o2}=2'b11; else if(b==1) {o1,o2}=2'b10; else if(c==1) ...原创 2019-09-23 17:02:45 · 7240 阅读 · 0 评论