2-4优先编码器的verilog实现

真值表如下图：

根据真值表直接书写代码：

module encode(a,b,c,d,o1,o2);

input a,b,c,d;
output o1,o2;
reg o1,o2;
always@(a or b or c or d)
begin
	if(a==1)
		{o1,o2}=2'b11;
	else if(b==1)
		{o1,o2}=2'b10;
	else if(c==1)
		{o1,o2}=2'b01;
	else
		{o1,o2}=2'b00;
end
endmodule