Verilog
Verilog实践
sanworldwar
这个作者很懒,什么都没留下…
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booth乘法器
booth乘法器原创 2023-06-08 16:55:12 · 894 阅读 · 0 评论 -
Verilog 2001的位宽vector[msb:lsb]写法
如果把向量的位选取写成 vector[msb:lsb] 这种形式,下标 msb 和 lsb 中是不能出现变量的,Verilog 2001支持如下写法 //assign out=in[(sel*4+3):sel*4];(错误的写法) //assign out = {in[sel * 4 + 3], in[sel * 4 + 2], in[sel * 4 + 1], in[sel * 4]}; assign out = in[sel*4+:4];//从sel*4开始,选择比特序号大于等.原创 2021-04-22 21:17:06 · 1192 阅读 · 0 评论