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RSS订阅原创 CRC循环冗余校验（verilog源码及仿真）
循环冗余校验(Cyclic Redundancy Check, CRC)是一种根据网络数据包或电脑文件等数据产生简短固定位数校验码的一种散列函数，主要用来检测或校验数据传输或者保存后可能出现的错误。它是利用除法及余数的原理来作错误侦测的。步骤：选一个多项式，转成n位二进制码gx_crc_n，在原始数据后加上n-1位0，模2整除gx_crc_n，将最后的五位余数补到原始码的末尾。 现假设选择的C...
2018-04-27 21:11:41
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原创 8位伪随机序列（m序列verilog HDL源码 ）
伪随机码又称伪随机序列，它是具有类似于随机序列基本特性的确定序列。通常广泛应用二进制序列，因此我们仅限于研究二进制序列。二进制独立随机序列在概率论中一般称为贝努利(Bernoulli)序列，它由两个元素(符号)0, 1或1, -1组成。序列中不同位置的元素取值相互独立取0取1的概率相等等于1/2：我们简称此种系列为随机系列。随机序列具有以下三个基本特性：1)在序列中“0”和“1”出现的相对频率...
2018-04-27 16:08:44
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原创 ISE 错误总结 （不定时更新）
学习当中遇到的一些总结，4,5,6是参考的大神的博客的解决办法：1.ERROR:HDLCompiler:1511 - "D:\ise ex\crc\crc_test\crc_test.v" Line 82: Mix of blocking and non-blocking assignments to variable <crc_end> is not a recommended ...
2018-04-27 15:19:36
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原创 FPGA学习笔记之串口收发
仿真测试 timescale 1 ps/ 1 ps define clock_period 20 module uart_ram_vlg_tst();reg clk; reg rst_n; wire Rx232_rx; wire key_in; wire Rs232_tx; wire [2:0] baud_set; reg send_en; reg press; reg [7:
2017-10-26 11:08:20
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空空如也
空空如也
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