《嵌入式系统设计与应用》——学习笔记02（第二章 嵌入式系统硬件体系结构）

第二章 嵌入式系统硬件体系结构

本章要点：
⑴嵌入式硬件的相关基础知识。
⑵嵌入式硬件平台基本组成。
⑶ARM系列微处理器简介。

2.1相关基础知识

2.1.1嵌入式微处理器

1.嵌入式微处理器的组成
嵌入式系统的中央微处理器（CPU）是嵌入式系统中最重要的一部分，它决定嵌入式系统的主要功能特性。CPU又由运算器和控制器两大部分组成。

1）运算器：用来完成算数运算和逻辑运算，并将运算的结果暂时存在运算器内。

2）控制器：用来控制、指挥程序和数据的输入、运行及处理运算结果，控制器是计算机组成的神经中枢，由他来指挥全机各部件自动、协调的工作。

2.微处理器的重要指标

1）主频、倍频、外频
主频是指CPU的时钟频率，简单地说就是CPU运算时的工作频率。一般来说，主频越高，一个时钟周期完成的指令就越多，CPU的处理速度就越快；外频是系统总线的工作频率，CPU的外频决定整个主板的运行速度；而倍频是指CPU外频与主频相差的倍数。三者关系如下：
　　　　　　　主频=外频 X 倍频
2）缓存
缓存大小是CPU的重要指标之一，而且缓存的结构和大小对CPU速度的影响非常大，CPU内缓存的运行频率极高，一般是和微处理器同频工作，工作效率远大于系统内存和硬盘。主要分为L1Cache（一级缓存），是CPU第一层高速缓存，又分为数据缓存和指令缓存；L2Cache（二级缓存），是CPU的第二层高速缓存，又分为内部和外部两种芯片；L3Cache（三级缓存），早期是外置的，现在都是内置的。

2.1.2嵌入式微处理器的流水线技术

微处理器的流水线技术
通常微处理器在处理一条指令要经过3个步骤：取指（从存储器装载一条指令）、译码（识别将要被执行的指令）、执行（处理指令并将结果写回寄存器）。微处理器在同一时间周期并行执行若干条指令的取指、译码和执行操作，其运行效率是逐条执行指令的3倍。

2.1.3寄存器与存储器

寄存器在CPU内部，它的访问速度快，但容量小、成本高，它没有地址，用名字来标识（如AX、BX等），而存储器在CPU外部，它的访问速度比寄存器慢，但容量大、成本低，存储单元用地址来标识。

1.寄存器
寄存器（Register）是CPU的组成部分，是CPU内部用来存放数据的一些小型存储区，用于暂时存放参与运算的数据和运算结果。

2.随机存取存储器（RAM）
存储器芯片是由数以百万计的晶体管和电容器构成的集成电路（IC）。常见的是动态随机存取存储器（DRAM），在DRAM中晶体管和电容器合在一起就构成了一个存储单元，代表一个数据位元。电容器保存一位二进制信息——0或1（电容器有无电荷表示数据1或0）。晶体管在电路中起到开关的作用，它能让内存芯片上的控制线路读取电容上的数据，或改变其状态。

2.1.4总线

总线（Bus）是接口电路与CPU或者接口电路与I/O外部设备之间连接的主要形式，是各功能部件之间传送信息的公共通路。嵌入式系统大都采用总线结构，这种结构的特点是采用一组公共的信号线作为嵌入式系统各部件之间的通信线，这组公共信号线就称为总线。
总线的基本功能是实现信息交换和信息共享。总线主要由传输信息的物理介质和管理信息传输的协议组成。
通信协议是指通信双方的一种约定。约定包括对数据格式、同步方式、传送速度、传送步骤等问题做出统一规定，通信双方必须共同遵守。

1.总线时序协议
连接到总线上的模块分为主设备和从设备两种形式。主设备可以启动一个总线事物（总线周期），而从设备则响应主设备的请求。每次只能有一个主设备控制总线，但可以有多个从设备作出响应。为了同步主/从设备的操作，必须制定一个时序协议。
时序是指总线上协调事件操作运行的时间顺序，也叫定时，分为同步时序协议和异步时序协议。在同步时序中：总线上所欲事件共用同一时钟脉冲进行过程的监控，事件出现在总线的时刻由总线时钟来确定。在异步时序协议中，事件出现在总线的时刻取决于前一事件的出现，即建立在握手或互锁机制基础上的操作。

2.异步时序协议的握手协议
异步时序操作由源或目的模块发出特定的信号来确定，双方互相提供联络信号。总线异步时序协议的基本构件是握手协议，“握手”即当两个设备要通信时，一个设备准备好接收，另一个设备准备好发送。实现握手功能需要两根信号线，一根表示查询（enq），另一根表示应答（ack）。握手协议有4个周期如下：
周期1：设备1升高输出电平发出查询信号，它告诉设备2应准备监听数据。
周期2：当设备2准备好接收数据时，它升高它的输出电平发出应答信号。这是设备1和设备2均已准备就绪，并开始发送或接收数据。
周期3：一旦数据传送完毕，设备2降低它的输出电平，表示它已经接收完数据。
周期4：设备1检测到设备2的应答信号变低。设备1也降低它的输出电平。

3.总线裁决方式
对多个主设备提出的占用总线请求，必须在优先级或公平抢占的基础上进行裁决。由中央仲裁器或设备的仲裁器根据优先级策略进行裁决。

4.总线标准
总线标准指的是通过总线将各个设备连接成一个系统所必须遵循的规范。总线标准主要包括：
1）机械特性。
2）电气特性。
3）引脚功能特性。
4）协议（时序）特性。

2.1.5 I/O端口

I/O端口又称为I/O接口，它是微处理器对外控制和信息交换的必经之路，是CPU与外部设备连接的桥梁，它在CPU与外部设备之间起信息转换和匹配的作用。I/O端口有串行和并行之分，串行I/O端口一次只能传送一位二进制数信息，而并行I/O端口一次能传送一组二进制数信息。I/O接口电路由寄存器和逻辑电路组成。
CPU对外设I/O端口物理地址的编址方式有两种：一种是I/O映射方式（I/O—Mapped）；另一种是内存映射方式（Memory—Mapped），具体采用取决于CPU的体系结构。
常用I/O接口：
UART接口、通用并行接口、I2C接口（主要用于音视频开发设计）、LCD显示屏接口、触摸屏接口、A/D接口（用于模拟量的输入输出）、以太网接口（用于连接网络）。

2.1.6 中断

微处理器与外部设备的数据传输方式通常有3种：查询方式、中断方式、直接存储器存取的方式。
查询方式：指CPU不断查询外部设备的状态。
中断方式：指当外部设备准备与CPU进行数据传输时，外部设备首先向CPU发出中断请求，CPU接收到中断请求并在一定条件下，暂时停止原来的程序并执行中断服务处理程序，执行完毕后再返回原来的程序继续执行。
中断处理的各个阶段：
⑴禁止其它中断。当发生中断时，嵌入式微处理器将禁止其它中断的产生，以便进行中断处理。

⑵保存上下文。进入处理程序，首先要保存当前模式下没有被自动分组保护的部分寄存器。

⑶中断处理程序。处理程序确定外部中断源，并执行相应的中断服务程序。

⑷中断服务程序。针对中断源的具体要求进行处理，并复位该中断。

⑸恢复上下文。从中断服务返回到中断处理程序后，处理程序复杂恢复上下文。

⑹允许新的中断。最后，从中断处理返回，回到被中断的程序继续执行。

2.1.7数据编码

举例说明嵌入式微处理器是如何编码的。假设用未处理控制一串彩灯的亮灭：

假设当引脚处于低电平时灯亮，处于高电平时，灯不亮。进一步假设不发光时引脚电平（高电平）为1，发光时引脚电平（低电平）为0。
那么就可以用二进制数来描述等的亮灭了，当只有L1发光时，可用二进制数11111110表示，若将这种情况按十六进制编码，值为FEH，其余情况同理可这样编码。

2.2嵌入式系统硬件平台

嵌入式硬件平台由嵌入式处理器和嵌入式系统外部设备组成，其结构如下图：

1.嵌入式处理器
嵌入式处理器通常包括以下几个部分：处理器内核、地址总线、数据总线、控制总线、片上I/O接口电路及辅助电路（如时钟、复位电路等）。嵌入式处理器可以分为以下3类：
1）嵌入式微处理器：和通用计算机中的微处理器相对应（又称为CPU）。
2）嵌入式微控制器（又称为单片机）：它将CPU、存储器和其它外设封装在同一片集成电路里。
3）嵌入式DSP：专门对离散时间信号进行快速计算，以提高执行速度。

2.嵌入式系统中的存储设备
常见的存储设备有RAM、SRAM、ROM、Flash等。根据掉电后数据是否丢失，存储器可以分为RAM（随机存取存储器）和ROM（只读存储器），其中RAM的访问速度比较快，但掉电后数据会丢失，而ROM掉电后数据不会丢失。

1）RAM、SRAM、DRAM
RAM即通常所说的内存。RAM又可以分为SRAM（静态存储器）和DRAM（动态存储器）。SRAM利用双稳态触发器来保存信息的，只要不掉电，信息就不会丢失；DRAM利用MOS（金属氧化物半导体）电容存储电荷来储存信息的，因此必须通过不停的给电容充电来维持信息。

2）Flash
Flash是一种非易失闪存，它具有和ROM一样掉电后数据不会丢失的特性。主要特点是按整体/扇区擦除和按字节编程，具有功耗低、高密度、小体积等优点。Flash主要分为NOR Flash和NAND Flash两种。NOR Flash特点是在芯片内执行，可以直接读取芯片内储存的数据，因而速度比较快；NAND Flash能提供极高的单元密度，可以达到高存储密度，使用寿命方面也比NOR Flash长得多。

3）JTAG接口
JTAG（Join Test Action Group，联合测试行动小组）是一种国际标准测试协议（IEEE），主要用于芯片内部测试。
在嵌入式系统中，通过JTAG接口既可以对目标板系统进行测试，也可以对目标板系统的存储单元（Flash）编程。

2.3 ARM微处理器体系

2.3.1 ARM公司及ARM体系结构

1.ARM公司简介
ARM（Advanced RISC Machines），既可以认为是一个公司的名字，也可以认为是对一类微处理器的通称，还可以认为是一种技术的名字。

2.ARM微处理器体系
ARM微处理器目前包括ARM7系列、ARM9系列、ARM9E系列、ARM10E系列、SecurCore系列、Inter公司的Xscale、ARM公司的Strong ARM 几个系列，以及其它厂商基于ARM体系结构的处理器。

3. 哈佛总线体系结构
根据计算机的存储器结构及其总线连接形式，计算机系统可以被分为冯诺依曼总线体系结构和哈佛总线体系结构。它们之间的区别如下：
1）在冯诺依曼结构中，存储器内部的数据存储空间和程序存储空间是合在一起的，它们共享存储器总线，即数据和指令在同一条总线上通过时分复用的方式进行传输；在高速运行时，不能达到同时取指令和取操作数的目的，从而形成了传输的瓶颈。

2）在哈佛总线体系结构中，数据存储空间和程序存储空间是分开的；所以可以同时取指令（来自程序空间）和取操作数（来自数据空间），因此具有更高的效率；修正的哈佛总线体系结构还可以在程序空间和数据空间之间相互传输数据。

4.ARM微处理器的特点
⑴体积小、低功耗、低成本、高性能。
⑵支持Thumb（16位）/ARM（32位）双指令集，能兼容8/16位器件。
⑶大量使用寄存器，指令执行速度更快。
⑷大多数数据操作都在寄存器中完成。
⑸寻址方式灵活简单，执行效率高。
⑹指令长度固定。

2.4微处理器的结构

1.RISC体系结构
传统的CISC（Complex Instruction Set Computer，复杂指令集计算机）结构有其固有的缺点，即随着计算机技术的发展而不断引入新的复杂的指令集，为支持这些新增的指令，计算机的体系结构越来越复杂。1979年美国加州大学伯克利分校提出了RISC（Reduce Instruction Set Computer，精简指令集计算机）的概念，它把着眼点放在了如何使计算机的结构更加简单、合理的提高运算速度上。RISC的结构优先选取使用频率最高的简单指令，避免复杂指令；将指令长度固定，指令格式和寻址方式种类减少；以控制逻辑为主。

2.ARM处理器的工作模式（7种）
①用户模 式：非特权模式（正常程序执行）。
②系统：特权级的操作系统任务。
③快速中断：高优先级中断产生时，进入这种模式，高速数据传输或通道处理。
④中断：低优先级中断产生（正常的中断处理）。
⑤管理：复位或软中断指令执行时，操作系统使用的一种保护模式。
⑥数据访问终止：存取异常（虚拟存取及存储保护）。
⑦未定义指令终止：执行未定义指令时进入这种模式。

3.ARM11微处理器结构的最小系统设计
一个ARM最小系统结构一般包括：
⑴ARM微处理器芯片。
⑵电源电路、复位电路、晶振电路。为系统提供电源、时钟信号及复位。
⑶存储器（Flash和SDRAM）。其内部没有存储器，需要外扩存储器。
⑷UART（RS232及以太网）接口电路。用于与外界通信练习。
⑸JTAG调试接口。操作系统软件的下载与烧写都需要通过它来完成。