【408】计算机组成原理知识点（易错知识点查漏补缺）

知识点大部分来自于王道课后习题中易出错知识及薄弱内容，有问题的地方欢迎朋友们指出，一起讨论学习。

第一章 计算机系统概述

1、截至目前，计算机信息仍以二进制方式表示的原因是由物理器件的性能决定的；
2、翻译程序中的两种方法：一种编译程序一次性翻译成目标代码文件，而解释程序一句一句翻译，翻译一句执行一句，不生成目标文件；
3、系统结构、指令集、计算机组织、算法、编译语言都会影响CPI；而时钟频率并不会影响CPI，但可加快指令的执行速度，进一步提高了吞吐率（多核CPU只增加的吞吐率，并没有使任务完成的更快）；
4、数据字长指数据总线一次能并行传送的信息位数；机器字长指CPU一次能同时处理的信息位数；
5、MIPS = 主频 / CPI，其中主频单位常为M Hz；MIPS值越高的不一定性能越好，反而可能执行时间还长（因为执行时间=指令数CPI时钟周期）；

第二章 数据表示

1、用1位奇偶校验能检测出1位错误的百分比是100%（与检测能力为50%区分开，因为只能检测出奇数个数据位出错）；
2、计算CRC冗余码时，若多项式为1101，相除之前记得先将原数据低位补3个0，再进行模2除法；
3、使用双符号位加减运算时，若结果为01表示两个正数（或正 - 负）相加溢出；若结果为10表示两个负数（或负 - 正）相加溢出；
4、原码乘法，符号位不参与运算，单独“异或”处理；
5、使用补码一位乘法时，n位数值位最多需要n+1次加法运算，乘积为2n+1位；
6、使用原码不恢复余数法，仅当最后一步不够减时，才恢复一次余数；
7、浮点运算中，下溢是指运算结果的绝对值小于机器能表示的最小绝对值；
8、浮点数运算中只有右规和对阶时才有可能舍入（舍入不一定产生误差）；
9、阶码上溢有两种情况：右规和尾数舍入；
10、计算机浮点数不满足结合律的例子：x = -1.510^38，y = 1.510^38，z = 1，则x+(y+z) = 0，而(x+y)+z = 1；

第三章 存储系统

1、直接存取方式的存储器（DAM）既可以随机存取 + 也可以顺序存取，如磁盘；（与随机存取存储器RAM区分开）
2、计算机的内存储器由RAM（主存）+ ROM（存放BIOS程序）组成；
3、主存和辅存之间的数据调动是由硬件和操作系统（OS负责实现页面置换算法，及部分地址映射等）共同完成的，仅对应用级程序员透明；而cache和主存之间的数据由硬件自动完成，对所有程序员均透明；
4、区分高位和低位多体交叉存储器，由于高位多体交叉存储器中字是连续存放在同一个模块的，故不能保证程序的局部性（指一次并行取出来的数据/指令可能属于不同的程序）；
5、页式虚拟存储器的页面若很小，导致页表过大，从而使操作速度变慢；若页面很大，导致每次将页面装入到内存的时间变长，从而使速度变慢；
6、虚拟存储器中段式、页式、段页式在与主存交换信息时，均采用“页”的单位；

第四章 指令系统

1、指令系统是计算机硬件的语言系统，与机器语言有关；
2、堆栈计算机中，两个参加运算的操作数来自堆栈的栈顶和次栈顶单元；
3、为了便于取指，指令的长度通常为存储字长的整数倍；
4、按字寻址时，程序计数器的位数取决于存储器的字数（指令在内存中的地址范围，即PC位数与MAR位数一致）；指令寄存器的位数取决于指令字长；通用寄存器位数取决于机器字长；
5、机器周期通常以“从存储器中读取一个指令字的最短时间”为准；

第五章 CPU

1、n位CPU是指数据总线数为n；
2、间址周期的操作是不同的，因为间址周期分有一次、二次、三次间址；另有寄存器间址和存储器间址之分；
3、所有指令的取指操作都是相同的，（错）例如双字长指令需要取指2次；而指令长度相同的情况下，可以说取指操作都是相同的；
4、指令字长一般取存储字长的整数倍（或字节的整数倍），若等于存储字长的2倍，则需要访存两次，取指周期等于机器周期（也称CPU周期）的2倍；指令字长取决于操作码长度、操作数个数长度等，与机器字长没有必然联系；
5、并不是每个指令周期都包含中断周期，而是会先判断是否有中断请求，有则进入中断周期，无则没有；
6、在微程序控制当中，各个微程序的入口地址由机器指令的操作码字段指出；一条微指令存放在控制器的一个控制存储器单元中；
7、组合逻辑控制器中，速度快，但逻辑线路较复杂，检查调试较困难；
8、硬布线控制器的时序系统更复杂，它需要结合各微操作的节拍设计出逻辑电路；而微程序控制器只需根据节拍按顺序执行微指令即可；
9、微程序控制器中，控制部件向执行部件发出的控制信号叫微命令，微命令执行的操作叫微操作；
10、水平型微指令中一条微指令包含多个可并行的微命令，因此微指令较长，执行速度快，微程序短；
11、若将计算机划分成两大部分：控制部件和执行部件，运算器、存储器、外围设备相对于控制器来说就是执行部件；
12、流水线按序流动，在RAW、WAR、WAW中，只可能出现RAW（read after write）的数据相关的错误；

第七章 输入/输出系统

1、I/O总线分为3类：数据线、控制线、地址线。数据缓冲寄存器和命令/状态寄存器的内容都是通过数据线传送的；地址线用于传送与CPU交换数据的端口地址；控制线用于给I/O端口发送读/写信号，即只用来进行读/写控制；
2、统一编址中，存储单元和I/O设备通过不同的地址码（非地址线）来区分的；独立编址中使用专门的输入/输出指令；
3、磁盘驱动器向盘片磁道记录数据时采用串行方式写入；
4、I/O接口中状态端口和控制端口可以合成同一个寄存器；
5、I/O指令实现的数据传送是发生在CPU通用寄存器和I/O端口之间的（I/O端口是I/O接口中用于缓冲信息的寄存器，在执行一条指令时，CPU通过地址总线选择所请求的I/O端口，使用数据总线在CPU寄存器和I/O端口之间传输数据）；
6、单级中断系统的中断处理过程：关中断、保护断点（保存原PC值）、识别中断源（引出中断服务程序的入口地址-中断向量）、保护现场（将通用、状态寄存器等内容压入栈中）、中断事件处理、恢复现场、开中断、中断返回；其中1-3步由硬件完成，4-8步由中断服务程序（OS）完成；
7、判断中断优先级的总线仲裁方式中，计数器定时方式下，n个I/O接口需要「log n」根设备地址线；
8、中断向量的方法是由硬件产生相应向量地址，按照向量地址查询中断向量表，因此识别中断源的速度比软件查询更快；
9、只有具有DMA接口的设备才能产生DMA请求；
10、中断服务程序的最后指令是中断返回指令，不需要无条件跳转指令；
11、指令优先级由高到低：访管 - 程序性 - 重新启动；
12、主存故障属于内中断（与当前指令有关），是由机器校验中断引起的；
13、在配有通道的计算机系统中，用户程序需要输入/输出时，引起的中断是访管中断；
14、将中断触发器置为0是由硬件自动完成，即中断隐指令完成的（程序计数器内容的保护和更新也是由此硬件自动完成），而不是关中断指令；通用寄存器的保护由中断服务程序完成；
15、中断屏蔽标志的一个作用是实现中断升级，即改变中断处理的次序（注意与中断响应次序的区别，中断响应次序由硬件排队电路决定），因此可改变中断服务程序执行完的次序（总结：中断优先级由中断屏蔽字决定，中断响应次序由硬件排队电路决定）； 多重中断（中断嵌套）是用于响应优先级更高的中断请求；
16、在轮询方式中，CPU和外设串行工作，传送和主程序串行工作；中断方式中，CPU和外设并行工作，传送和主程序串行工作；在DMA方式中，CPU和外设并行工作，传送和主程序并行工作；
17、在DMA方式中，外部设备向DMA控制器发出DMA请求，然后由DMA控制器向CPU发出总线请求信号；传送期间DMA掌控总线控制权；
18、响应DMA请求是在每个机器周期之后（注意与总线周期区分，见下条）；
19、由于存储器和I/O是挂接在总线上的,故CPU对存储器和I/O的访问是通过总线进行的。通常把CPU通过总线对微处理器外部(存储器或I/O端口)进行一次访问所需要的时间称为一个总线周期；
20、总线周期与存储周期的区别：总线周期是对于总线来说的，是总线的性能，指总线的传输周期，包括申请、寻址、传输、结束4阶段；存储周期（存取周期）是对主存连续两次独立的读/写操作所需要的最小时间间隔；存储周期 = 存取时间 + 恢复时间，一般存储周期 > 总线周期；
21、DMA请求优先级要比非屏蔽中断和屏蔽中断的优先级都高；
22、内中断是不可被屏蔽的中断，即使不开中断，仍需响应内中断（缺页、除0等）；
23、中断方式中，某设备接口的数据缓冲寄存器为32位，即一次中断可以传输4Ｂ的数据，若设备数据传输率为50kB/s（它和CPU传输的数据量是50kB），则共需要12.5k次中断，然后后序再计算该设备输入/输出占整个CPU时间的百分比；