Verilog
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qq_41226402
这个作者很懒,什么都没留下…
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verilog刷题笔记3-verilog language
三、module 1.实例化 1.by position mod_a instance1 ( wa, wb, wc ); 2.by name mod_a instance2 ( .out(wc), .in1(wa), .in2(wb) ); module top_module ( input a, input b, output out ); //mod_a ins (a,b,out); mod_a ins (.in1(a), .in2(b),.out(out));原创 2021-12-25 16:33:15 · 341 阅读 · 0 评论 -
verilog刷题笔记2-verilog language
一、basics 1.simple wire module top_module( input in, output out ); assign out=in; endmodule 2.four wires module top_module( input a,b,c, output w,x,y,z ); assign w=a; assign x=b; assign y=b; assign z=c; endmodule .原创 2021-11-22 14:52:01 · 497 阅读 · 0 评论