verilog刷题笔记2-verilog language

qq_41226402

已于 2022-12-18 16:11:17 修改

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分类专栏： Verilog 文章标签：算法

于 2021-11-22 14:52:01 首次发布

本文链接：https://blog.csdn.net/qq_41226402/article/details/121388409

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这篇博客详细介绍了Verilog的基本概念，包括简单的wire声明、逻辑门操作如notgate、andgate、或非(norgate)、同或(xnorgate)、异或(XOR)，以及向量操作，如向量声明、向量门、向量连接、向量翻转等。内容涵盖算术、逻辑、关系、移位等多种操作符，并提供了实例解析。

摘要由CSDN通过智能技术生成

3.vector concatenation operator 向量连接运算符

1）向量连接

2）向量重复连接

3) more

4.vector reversal 向量翻转

一、basics

1.simple wire

module top_module( input in, output out );
     assign out=in;
endmodule

2.four wires

module top_module( 
    input a,b,c,
    output w,x,y,z );
    assign w=a;
    assign x=b;
    assign y=b;
    assign z=c;
endmodule

3. notgate

module top_module( input in, output out );
    assign out=~in;
endmodule

表达式 表达式包含操作数和操作符。

操作数 可以是任意的数据类型。

操作符

1）算术操作符

单目运算：+ - ! ~

双目运算：乘（*）、除（/）、加（+）、减（-）、求幂（**）、取模（%）

2）关系操作符

大于（>），小于（<），大于等于（>=），小于等于（<=）

3）等价操作符

相等（==），逻辑不等（!=），全等（===），非全等（!==）

4）逻辑操作符

&&（逻辑与）, ||（逻辑或），!（逻辑非）

5）按位操作符

反（~），与（&），或（