基本时序逻辑电路
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豌豆茶
这个作者很懒，什么都没留下…
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1101序列检测器设计与实现
module sequencer( input wire i_clk, input wire i_rst_n, input wire i_valid, input wire i_data, output wire o_en, output wire [2:0] o_cnt); reg i_valid_reg; reg ...转载 2020-05-09 19:17:34 · 8411 阅读 · 1 评论 -
8位并行输入串行输出的移位寄存器的Verilog描述
1 Verilog描述module shift_p2s( input clk, input [7:0] din, input load, output reg q); reg [7:0] tmp; always@(posedge clk)begin if(load == 1...原创 2020-04-24 21:13:08 · 9658 阅读 · 2 评论 -
8位串入并出移位寄存器的Verilog描述
1 Verilog描述module shift_s2p( input din, input clk, input clr, output reg [7:0] q);//串入并出移位寄存器/* 该寄存器由8个同步D触发器组成 */ always@(posedge clk or negedge clr)begin ...原创 2020-04-24 18:18:00 · 11260 阅读 · 1 评论 -
8位串行输入串行输出移位寄存器的Verilog设计
1 Verilog描述module shift_s2s( input din, input clk, output reg dout); reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; //串行输入串行输出移位寄存器/*8位移位寄存器由8个D触发器串联构成，在时钟信号的作用...原创 2020-04-24 16:51:01 · 7463 阅读 · 2 评论