verilog学习笔记（1）基础概念

 

一、Verilog模型的基本概念

用Verilog描述的电路设计就是该电路的Verilog HDL模型，也称为模块。任何一个大的复杂的电路系统的Verilog HDL模型总是由若干个小的Verilog HDL模块构成，这些小的模块又可以由其子模块构成。Verilog模型根据其抽象级别可分为：

1. 行为级：用语言所提供的结构实现算法的模块
2. RTL级（register trantransfer level）：在寄存器之间的流动和处理的模块
3. 门级：逻辑部件相互连接的模块
4. 开关级：物理模型及其布局参数的模块

以上描述均为书面描述，理解较为抽象。通俗来说，行为级基本只涉及算法，不关注模型内部结构；RTL级相当较严格一点，需要知道那些算法是用来实现组合逻辑的，哪些算法是实现寄存器和时序逻辑的；门级就更为严格，模型要精确到逻辑门结构；而开关级一般就是最终实现该模块所需的三极管、电容等器件组成，在此基础上如果加上布局布线就可以实现物理版图了。这四个级别并不是并立的，而是由浅入深，从idea的提出到最终电路实现的全过程。

 

二、verilog模型的测试

Verilog测试模块

Verilog在实际应用中可以实现对已知模块的测试，观察结果是否符合所需要求。如下图，对被测模块

输入所需信号，观察输出端是否产生相应的结果。在实际的测试模块中，需要对模块进行逐步深入的完整测试。这种测试可以在行为级上进行，也可以在逻辑网表和门级结构上进行，即综合与仿真的过程：

1. 行为仿真：行为的验证和验证模块分割的合理性；
2. 前仿真    ：即 RTL级仿真，检查有关模块逻辑执行步骤是否正确。
3. 逻辑综合：把RTL级模块或符合综合风格的行为模块转换成门级 。    
4. 后仿真：用门级模型做验证，检查由门的互连构成的逻辑其功能是否正确。
5. 布局布线： 在门级模型的基础上加上了布线延时
6. 布局布线后仿真：与真实的电路最接近的验证。