Verilog基本语法概念
真正的大咸鱼
仗剑当空千里去
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verilog学习笔记(1)基础概念
一、Verilog模型的基本概念 用Verilog描述的电路设计就是该电路的Verilog HDL模型,也称为模块。任何一个大的复杂的电路系统的Verilog HDL模型总是由若干个小的Verilog HDL模块构成,这些小的模块又可以由其子模块构成。Verilog模型根据其抽象级别可分为: 行为级:用语言所提供的结构实现算法的模块 RTL级(register trantransfe...原创 2018-08-06 11:04:22 · 799 阅读 · 0 评论 -
Verilog学习笔记(2)结构及数据类型
一、Verilog模块的结构 module block1(a, b, c, d ); //端口信息 input a, b, c ; output d ; // I/O说明 wire x; //内部信号声明 assign d = a |...原创 2018-08-06 22:50:35 · 1547 阅读 · 0 评论